JPH10228774A - 待機状態での電流消耗を減少させたメモリ素子の入力バッファ - Google Patents

待機状態での電流消耗を減少させたメモリ素子の入力バッファ

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JPH10228774A
JPH10228774A JP9364307A JP36430797A JPH10228774A JP H10228774 A JPH10228774 A JP H10228774A JP 9364307 A JP9364307 A JP 9364307A JP 36430797 A JP36430797 A JP 36430797A JP H10228774 A JPH10228774 A JP H10228774A
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Abstract

(57)【要約】 【課題】 本発明は半導体メモリ素子の入力バッファに
関し、特に非動作時に入力バッファで消費される電流を
遮断させた低電力型半導体メモリ素子の入力バッファに
関する。 【解決手段】 本発明のバスを介し連続的なバスデータ
信号を受信し、このように入力されたバスデータ信号を
バッファリングするバス入力バッファリング手段と、前
記バスデータ信号中の最初のデータ信号が、前記バス入
力バッファリング手段に到達する前に前記バス入力バッ
ファリング手段を動作させ、前記バスデータ信号の入力
が完了した直後、前記バス入力バッファリング手段を待
機モード状態に進入させるため、システムクロック信号
とバスデータ入力時点を表し前記最初のバスデータ信号
が入力する前にイネーブルされ、前記バスデータ信号入
力が完了する前にディスエーブルされるフラグ信号によ
り制御信号を発生させる制御手段を備えることを特徴と
する待機状態での電流消耗を減少させたメモリ素子の入
力バッファに関する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ素子の入力バ
ッファに関し、特に待機状態での電流消耗を減少させた
メモリ素子の入力バッファに関する。
【０００２】本発明はラムバス（Rambus）や同期リンク
（Synchronous Link）のようにパケットプロトコル（Pa
cket protocol ）を用いる方式で動作する全ての素子に
適用できる。
【０００３】
【従来の技術】図１は、マスタ（Master）部（１０）と
スレーブ（slave ）部（20_0〜20_i）が連結された一般
的な高速素子の構成図を示したものである。図２は図１
によりマスタ部（１０）とスレーブ部（20_0〜20_i）の
間に用いられる信号等のタイミングを示すもので、従来
の場合バス（Bus ）を介してマスタ部（１０）からスレ
ーブ部（20_0〜20_i）にデータが伝送される時、何時バ
スに入力データが入力されて行くのかを知らせるためフ
ラグ（flag）という信号（ｃ）をバスに入力伝送すると
ともに伝送することになる。
【０００４】この場合、フラグをスレーブ部（20_0〜20
_i）がバッファリングして出力を伝送する時は、既にバ
スの初データも又スレーブ部（20_0〜20_i）で受け取る
ことになるのでフラグ信号（ｃ）を利用してスレーブ部
（20_0〜20_i）の入力バッファを制御できない。そこで
“Stby”という信号を利用しこの信号でスレーブ部（20
_0〜20_i）に待機モード動作の可否を知らせることにな
る。
【０００５】この場合、Stby信号（ｄ）はフラグ信号
（ｃ）より先んじてディスエーブル（disable ）されバ
スの入力を可能にしなければならず、バスの入力が全て
終了した後にイネーブル（enable）されてスレーブ部
（20_0〜20_i）を待機モードに入るようにする。
【０００６】従って、従来の場合、フラグ信号（ｃ）と
Stby信号（ｄ）の間の時間的マージン（margin）が必要
となり、待機モードを制御するためフラグ信号（ｃ）の
他にStbyという信号（ｄ）が一つさらに必要となること
により制御信号が増加することになる。
【０００７】さらに、マスタ部（１０）が何時スレーブ
部（20_0〜20_i）にStby信号（ｄ）を伝送しなければな
らないかを常に知っていなければならない問題が生じ、
そのため、スレーブ部（20_0〜20_i）は常に何時Stby信
号（ｄ）が入力されるのかを知るためStby信号用入力バ
ッファ（又は“待機モード感知用入力バッファ”とい
う）を引続き動作状態に置かなければならなかった。従
って、スレーブ部（20_0〜20_i）が待機モードに入って
いてもStby信号用入力バッファは引続き動作することに
なり、引続き電力消耗が生じることになる。
【０００８】図３は、このような従来の方法によるバス
入力バッファと待機モード感知用入力バッファ（Stbyバ
ッファ）のブロックダイアグラムを示すもので、クロッ
ク信号（Clock ）と待機モード信号（Stby）を入力して
スレーブ部（20_0〜20_i）のバス入力バッファ（３０）
で待機モード動作の可否を知らせる待機モード感知用入
力バッファ（３１）と、動作モード時に入力されたバス
信号（BUS[0:j]）をバッファリングして出力するバス入
力バッファ（３０）で構成される。
【０００９】図４は、バス入力バッファの一回路図を示
すもので、バス信号（BUS[0:j]）と基準電圧（Vref）を
入力し差動増幅するための差動増幅機で構成され、前記
待機モード感知用入力バッファ（３１）の出力信号（ST
Bi）により動作が制御される。
【００１０】
【発明が解決しようとする課題】従って、本発明ではバ
スを介しマスタからスレーブにデータが伝送される時、
何時バスに入力データが入力されたかを知らせるフラグ
信号の発生をバスデータより先んじて発生させ、バスデ
ータがバス入力バッファに到着する前にバス入力バッフ
ァを動作させてバス入力が終了すればバス入力バッファ
が直ちに待機モードに入ることができるようにすること
により、信号増加の抑制と電力消費を低減したメモリ素
子の入力バッファを提供することにその目的がある。
【００１１】
【課題を解決するための手段】前記目的の達成のため、
本発明による待機状態での電流消耗を減少させたメモリ
素子の入力バッファはバスを介し連続的なバスデータ信
号を受信し、このように入力されたバスデータ信号をバ
ッファリングするバス入力バッファリング手段と、前記
バスデータ信号中の最初のデータ信号が、前記バス入力
バッファリング手段に到達する前に前記バス入力バッフ
ァリング手段を動作させ、前記バスデータ信号の入力が
完了した直後、前記バス入力バッファリング手段を待機
モード状態に進入させるため、システムクロック信号と
バスデータ入力時点を表し前記最初のバスデータ信号が
入力する前にイネーブルされ、前記バスデータ信号入力
が完了する前にディスエーブルされるフラグ信号により
制御信号を発生させる制御手段を備える。
【００１２】前記目的を達成するため、本発明のメモリ
素子の入力バッファはバスを介して連続的なバスデータ
信号を受信し、このように入力されたバスデータ信号を
バッファリングするバス入力バッファリング手段と、前
記バスデータ信号中の最初のデータ信号が、前記バス入
力バッファリング手段に到達する前に前記バス入力バッ
ファリング手段を動作させ、前記バスデータ信号の入力
が完了した直後、前記バス入力バッファリング手段を待
機モード状態に進入させるため、システムクロック信号
とバスデータ入力時点を表し前記最初のバスデータ信号
が入力する前にイネーブルされ、前記バスデータ信号入
力が完了する前にディスエーブルされるフラグ信号によ
り制御信号を発生させる制御手段と、前記バス入力バッ
ファリング手段を制御するため、前記制御手段からの前
記制御信号に応答し前記バスデータ信号の数をカウント
するバス信号カウンティング手段を備える。
【００１３】前述の目的及び他の目的と本発明の特徴及
び利点は、添付の図と関連する次の詳細な説明を介しよ
り明らかになるだろう。以下、添付の図を参照して本発
明の実施例を詳細に説明すれば以下の通りである。
【００１４】
【発明の実施の形態】図５は、本発明の第１実施例に係
る待機モード進入及び脱出動作タイミング図を示すもの
である。
【００１５】本発明の第１実施例による動作を考察して
見れば、フラグ信号はバス入力の入力以前に既に印加さ
れ、バス入力の終了以前に予めディスエーブルされる。
従って、バス入力が終了すると自動的に待機モードに入
ることになりバスの入力バッファは動作しなくなって電
力消費を低減することができる。
【００１６】尚、フラグが印加されるとスレーブ部（20
_0〜20_i）は再び正常モードに戻ることになり、新しく
バス入力を受けることになる。
【００１７】図６は、本発明の第１実施例による待機モ
ード進入及び脱出動作のための入力バッファのブロック
図を示したものである。
【００１８】図６を見れば、フラグバッファ（４０）の
出力STBiがバス入力バッファ（３０）に印加されバスの
入力を制御するようになっている。従って、フラグ信号
が予め印加されているためバス信号の入力以前にSTBi信
号によりバス入力バッファは動作準備が整っているた
め、バスに入力が印加されると直ちに受け入れることに
なる。
【００１９】図７は、図６で示すバス入力バッファ（３
０）の回路図で、前記フラグバッファ（４０）の出力信
号（STBi）により制御され、前記バス信号（BUS[0:j]）
と基準電圧（Vref）を差動増幅するためのバッファ回路
である。
【００２０】図８は、図６に示すフラグバッファ（４
０）の回路図で、システムのクロックに同期させるよう
クロック信号（clock ）を受けてこのクロックの上昇、
下降両方向で全てフラグバッファ（４０）が動作できる
ようクロック信号が直ちに印加されるバッファ端と、ク
ロック信号がインバータを経た後その出力が印加される
バッファ端に大きく２つの部分に構成され、それぞれの
バッファ端はそれに該当するクロックによりラッチされ
るようラッチ端を有し、各ラッチ端出力がともに結合し
て最終的にフラグバッファの出力でSTBi信号を発生させ
ることになる。
【００２１】前記構成により本発明の第１実施例を簡単
に説明すれば、マスタとスレーブの間を連結させるバス
及び制御信号等がありこの信号等を同期させるためのク
ロック信号がある場合、前記スレーブにはバス信号を受
け入れる入力バッファと制御信号用入力バッファ及びク
ロック信号用入力バッファがそれぞれあり、制御信号中
の一つは、バス信号が印加されることを知らせるためバ
ス信号の印加以前に予め印加され、この印加される制御
信号はクロック信号に同期され、入力バッファ出力を発
生させてクロック信号に同期するバス信号入力バッファ
の制御信号に用いられてバス信号の入力を制御し、前記
の制御信号がバス信号の最後の入力前にクロックに同期
され非動作状態に印加されると、バス信号の最後の入力
が印加された後、これ以上他のバス信号入力が無い時、
全てのバス信号の入力バッファを動作できないように
し、前述の制御信号がバス信号の最初の入力前にクロッ
クに同期して動作状態になれば、バス信号の入力バッフ
ァを動作可能にしてクロックに同期され、バス信号が印
加されるとこれを受け入れ動作するようにする方式でク
ロックに動作されるバス信号入力バッファを制御するこ
とになる。
【００２２】図９は、本発明の第２実施例による待機モ
ード進入及び脱出タイミング図である。図１０は、第２
実施例による待機モード進入及び脱出動作のための入力
バッファのブロック図で、システムのクロックに同期さ
せるため入力されるクロック信号と、マスタからスレー
ブに連結されたバスを介し入力されるバスデータ信号
と、前記バスデータが何時入力されるのかを知らせる信
号であり、前記クロック信号に同期され前記バスデータ
信号の入力以前に毎度一回ずつ発生するパルスを有する
フラグ信号と、前記バスデータ信号を入力し、これをバ
ッファリングした後出力するバス入力バッファ（３０）
と、前記フラグ信号を入力し、前記バスデータ信号がバ
ス入力バッファ（３０）に到着する前にバス入力バッフ
ァを予めイネーブルさせるための制御信号を発生させ、
前記バスデータ信号の入力の終了後には、前記バス入力
バッファ（３０）を直ちに待機モードに入るよう制御す
るフラグバッファ（４０）と、前記フラグバッファ（４
０）の出力信号により前記バス信号の入力回数をカウン
トし、前記バス入力バッファ手段の動作を制御するバス
信号カウンタ部（６０）を備える。
【００２３】この場合は、フラグ信号がバス信号前に一
回だけ動作状態を有し、残りの区間は全て非動作状態を
有することになり、フラグ信号が動作状態となって出力
STBiが発生した後２進カウンタの出力と連結され、バス
信号の入力バッファ動作を制御することになる構造であ
る。
【００２４】図を参照すれば、マスタが存在しスレーブ
があるので二つの間を連結させるバス及び制御信号等が
存在し、信号等を動作させるためのクロックがある場
合、スレーブにバス信号を受け入れる入力バッファと制
御信号用入力バッファ及びクロック用入力バッファがそ
れぞれ存在し、制御信号中の一つはバス信号が印加され
るのを知らせるためバス信号の印加以前に予め印加さ
れ、この予め印加される制御信号は、クロックに動作さ
れ入力バッファ出力を発生させてクロックに同期される
バス信号入力バッファの制御信号に用いられ、バス信号
の入力データ群に先んじてクロックに同期された動作状
態を毎一回だけ有し、この時の動作状態が制御信号の入
力バッファ出力で発生されバス信号の入力バッファを動
作可能にし、バス信号の入力が印加されると入力信号の
入力回数を点検し、或る特定回数となればこの時の制御
信号の出力が動作状態である場合は影響を与えることが
できないが、制御信号の出力が非動作状態の場合は自動
的にバス信号等の入力バッファを動作できないように
し、バス信号入力バッファでの電力消費を除去させた。
【００２５】
【発明の効果】以上で説明したように、本発明に係る待
機状態での電流消耗を減少させたメモリ素子の入力バッ
ファはバスを介しマスタからスレーブにデータが伝送さ
れる時、何時バスに入力データが入力されるかを知らせ
るフラグ信号の発生をバスデータより先んじて発生さ
せ、バスデータがバス入力バッファに到着する前にバス
入力バッファを動作させバス入力が終了すれば、バス入
力バッファが直ちに待機モードに入ることができるよう
にすることにより、信号増加の抑制と電力消費を低減さ
せる効果を有する。
【００２６】併せて、本発明の好ましい実施例は例示の
目的のため開示されたものであり、当業者であれば本発
明の思想と範囲内で多様な修正、変更、付加等が可能な
はずであり、このような修正変更等は以下の特許請求の
範囲に属するものと見なさなければならないだろう。
【図面の簡単な説明】
【図１】マスタとスレーブが連結された一般的な高速素
子の構成図である。
【図２】従来技術に係る待機モード進入及び脱出動作タ
イミング図である。
【図３】従来技術に係る待機モード進入及び脱出動作タ
イミング図である。
【図４】図３に示すバス入力バッファの回路図である。
【図５】本発明の第１実施例に係る待機モード進入及び
脱出動作タイミング図である。
【図６】第１実施例に係る待機モード進入及び脱出動作
のための入力バッファのブロック図である。
【図７】図６に示すバス入力バッファの回路図である。
【図８】図６に示すフラグバッファの回路図である。
【図９】本発明の第２実施例に係る待機モード進入及び
脱出動作タイミング図である。
【図１０】第２実施例に係る待機モード進入及び脱出動
作のための入力バッファのブッロク図である。
【符号の説明】
１０ マスタ部 20_0〜20_i スレーブ部 ２１ データ入力バッファ ２２ データ出力バッファ ２３ 制御信号用入力バッファ ３０ バス入力バッファ ３１ 待機モード感知用入力バッファ ４０ フラグバッファ ５０〜５２ ２進カウンタ ６０ バス信号カウンタ部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 バスを介して連続的なバスデータ信号を
    受信し、このように入力されたバスデータ信号をバッフ
    ァリングするバス入力バッファリング手段と、 前記バスデータ信号中の最初のデータ信号が、前記バス
    入力バッファリング手段に到達する前に前記バス入力バ
    ッファリング手段を動作させ、前記バスデータ信号の入
    力が完了した直後、前記バス入力バッファリング手段を
    待機モード状態に進入させるため、システムクロック信
    号とバスデータ入力時点を表し前記最初のバスデータ信
    号が入力する前にイネーブルされ、前記バスデータ信号
    入力が完了する前にディスエーブルされるフラグ信号に
    より、制御信号を発生させる制御手段を備えることを特
    徴とする待機状態での電流消耗を減少させたメモリ素子
    の入力バッファ。
  2. 【請求項２】 前記制御手段は、前記クロック信号が論
    理ローから論理ハイに遷移する時に動作する第１入力バ
    ッファと、 前記クロック信号が論理ハイから論理ローに遷移する
    際、動作する第２入力バッファを備えることを特徴とす
    る請求項１記載の待機状態での電流消耗を減少させたメ
    モリ素子の入力バッファ。
  3. 【請求項３】 前記制御手段からの前記制御信号は、前
    記最初のバスデータ信号が入力する前にイネーブルさ
    れ、前記バスデータ信号中の最後の信号が入力する前に
    ディスエーブルされることを特徴とする請求項１記載の
    待機状態での電流消耗を減少させたメモリ素子の入力バ
    ッファ。
  4. 【請求項４】 バスを介して連続的なバスデータ信号を
    受信し、このように入力されたバスデータ信号をバッフ
    ァリングするバス入力バッファリング手段と、 前記バスデータ信号中の最初のデータ信号が、前記バス
    入力バッファリング手段に到達する前に前記バス入力バ
    ッファリング手段を動作させ、前記バスデータ信号の入
    力が完了した直後、前記バス入力バッファリング手段を
    待機モード状態に進入させるため、システムクロック信
    号とバスデータ入力時点を表し前記最初のバスデータ信
    号が入力する前にイネーブルされ、前記バスデータ信号
    入力が完了する前にディスエーブルされるフラグ信号に
    より制御信号を発生させる制御手段と、 前記バス入力バッファリング手段を制御するため前記制
    御手段からの前記制御信号に応答し、前記バスデータ信
    号の数をカウントするバス信号カウンティング手段を備
    えることを特徴とする待機状態での電流消耗を減少させ
    たメモリ素子の入力バッファ。
  5. 【請求項５】 前記制御手段からの前記制御信号は、前
    記最初のバスデータ信号が入力する前にイネーブルされ
    ることを特徴とする請求項４記載の待機状態での電流消
    耗を減少させたメモリ素子の入力バッファ。
  6. 【請求項６】 前記制御手段は、前記クロック信号が論
    理ローから論理ハイに遷移する時に動作する第１入力バ
    ッファと、 前記クロック信号が、論理ハイから論理ローに遷移する
    際に動作する第２入力バッファと、 前記第１及び第２入力バッファからの出力信号を論理的
    に結合し、その論理結合された結果値を前記制御信号と
    して出力する論理回路を備えることを特徴とする請求項
    ４記載の待機状態での電流消耗を減少させたメモリ素子
    の入力バッファ。
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