JPS63120355A - バスインタ−フエ−ス回路 - Google Patents
バスインタ−フエ−ス回路Info
- Publication number
- JPS63120355A JPS63120355A JP26554886A JP26554886A JPS63120355A JP S63120355 A JPS63120355 A JP S63120355A JP 26554886 A JP26554886 A JP 26554886A JP 26554886 A JP26554886 A JP 26554886A JP S63120355 A JPS63120355 A JP S63120355A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- bus
- switching
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は同期式バスのバスインターフェース回路に関す
る。
る。
（従来の技術）
この種のバスインターフェース回路の従来構成を第４図
に示す、この図において、１はバスクロックＸに同期し
て動作する同期式バス、２は基準クロック発生器３の基
準クロックｙに同期して動作する主回路で、バスインタ
ーフェース回路４は、この同期式バス１と主回路２間で
データ交換するために設けられる。従来、このバスイン
ターフェース回路４は、同期式バス１から出力されるデ
ータを主回路２側で使用するクロックｙに同期させるた
めの同期化回路（１）４１と、主回路２から出力される
データを同期式バス１側で使用するクロックＸに同期さ
せるための同期化回路（２）４２とから構成されている
。
に示す、この図において、１はバスクロックＸに同期し
て動作する同期式バス、２は基準クロック発生器３の基
準クロックｙに同期して動作する主回路で、バスインタ
ーフェース回路４は、この同期式バス１と主回路２間で
データ交換するために設けられる。従来、このバスイン
ターフェース回路４は、同期式バス１から出力されるデ
ータを主回路２側で使用するクロックｙに同期させるた
めの同期化回路（１）４１と、主回路２から出力される
データを同期式バス１側で使用するクロックＸに同期さ
せるための同期化回路（２）４２とから構成されている
。
この構成で、第５図のフローチャー１−に示すように、
バスクロックＸに同期して同期式バス１から出力される
データ伝送要求信号ａは、同期化回路（１）４１により
、主回路クロックｙの立ち下がりでサンプリングされ同
期化要求信％ｂに変換される。
バスクロックＸに同期して同期式バス１から出力される
データ伝送要求信号ａは、同期化回路（１）４１により
、主回路クロックｙの立ち下がりでサンプリングされ同
期化要求信％ｂに変換される。
同期化要求信号すを受けとった主回路２は、次の主回路
クロックｙの立ち下がりでデータｅを有効にできるとき
、応答信号Ｃを有効する。データｅが有効になった後、
同期化回路（２）４２はバスクロックＸに同期した同期
化応答信号ｄを生成する。同期化応答信号ｄを受けとっ
た同期式バス１はデータｅを受信し、要求信号ａを非有
効にする。これにより。
クロックｙの立ち下がりでデータｅを有効にできるとき
、応答信号Ｃを有効する。データｅが有効になった後、
同期化回路（２）４２はバスクロックＸに同期した同期
化応答信号ｄを生成する。同期化応答信号ｄを受けとっ
た同期式バス１はデータｅを受信し、要求信号ａを非有
効にする。これにより。
同期化回路（１）４１は基準グロックｙに同期して同期
化要求信号すを非有効にする。主回路２は同期化要求（
ご号すが非有効になった後、応答信号Ｃを非有効にして
データｅの送信を終了する。同期化回路（２）４２は応
答信号Ｃが非有効となったことにより、同期化応答信％
ｄをパスクロックＸに同期して非有効にする。同期式バ
ス１は、この同期化応答信号ｄが非有効になったことに
より、データの受信動作を完了する。
化要求信号すを非有効にする。主回路２は同期化要求（
ご号すが非有効になった後、応答信号Ｃを非有効にして
データｅの送信を終了する。同期化回路（２）４２は応
答信号Ｃが非有効となったことにより、同期化応答信％
ｄをパスクロックＸに同期して非有効にする。同期式バ
ス１は、この同期化応答信号ｄが非有効になったことに
より、データの受信動作を完了する。
（発明が解決しようとする問題点）
しかしながら、上記従来のバスインターフェース回路４
は、２つの同期化回路４１．４２を用いて構成されてい
るため、要求信号ａからｂへの変換、および、応答信号
Ｃからｄへの変換に時間がかかりデータ転送時間が長く
なるという問題点があった。
は、２つの同期化回路４１．４２を用いて構成されてい
るため、要求信号ａからｂへの変換、および、応答信号
Ｃからｄへの変換に時間がかかりデータ転送時間が長く
なるという問題点があった。
そこで本発明は、データ転送時間を短縮するバスインタ
ーフェース回路を提供することを目的とする。
ーフェース回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明のバスインターフェース回路ｉよ、切替信号に応
じてパスクロックから基準クロックに切替える切替回路
と、同期バスから出力される送信要求信号に応じて上記
切替回路に上記切替信号を出力すると共に、その送信要
求信号を上記切替回路から出力されるクロックに同期さ
せて主回路に入力する切替制御回路とから構成される。
じてパスクロックから基準クロックに切替える切替回路
と、同期バスから出力される送信要求信号に応じて上記
切替回路に上記切替信号を出力すると共に、その送信要
求信号を上記切替回路から出力されるクロックに同期さ
せて主回路に入力する切替制御回路とから構成される。
（作用）
上記構成により、同期式バスからデータの送受信要求が
あったときは、主回路クロックが基準クロックからパス
クロックに切替えられることにより、要求信号および応
答信号の同期化処理が無くなり、データの転送時間を短
縮することができるようになる。
あったときは、主回路クロックが基準クロックからパス
クロックに切替えられることにより、要求信号および応
答信号の同期化処理が無くなり、データの転送時間を短
縮することができるようになる。
（実施例）
以下、図面に示した実施例に基づき本発明の詳細な説明
する。第１図は、本発明のバスインターフェース回路の
一実施例を示すもので、図中、第４図と同一符号は同一
または相当部分を示し、第４図の構成と異なる点は、主
回路クロック２をパスクロックＸまたは基準クロックｙ
に切替える切替回路・１３と、切替回路４３の切替信号
ｆを発生する切替制御回路４４を設けてバスインターフ
ェース回路４を構成した点である。
する。第１図は、本発明のバスインターフェース回路の
一実施例を示すもので、図中、第４図と同一符号は同一
または相当部分を示し、第４図の構成と異なる点は、主
回路クロック２をパスクロックＸまたは基準クロックｙ
に切替える切替回路・１３と、切替回路４３の切替信号
ｆを発生する切替制御回路４４を設けてバスインターフ
ェース回路４を構成した点である。
この構成で、第２図のタイムチャートで示す如く、同期
式バス１からデータの送受信要求がないときは、主回路
２を基準クロッグｙに同期して動作させるため、切替制
御回路４４は、切替回路４３が主回路クロックＺとして
基準クロックｙを選択するような切替４３号ｆを出力す
る。同期式バス１からデータの送信の要求信号ａがあっ
たときは、主回路２をバスグロックＸに同期して動作さ
せるため、切替制御回路４４は、切替回路４３が主回路
クロックＺとしてパスクロックＸを選択するような切替
信号ｆを出力する。
式バス１からデータの送受信要求がないときは、主回路
２を基準クロッグｙに同期して動作させるため、切替制
御回路４４は、切替回路４３が主回路クロックＺとして
基準クロックｙを選択するような切替４３号ｆを出力す
る。同期式バス１からデータの送信の要求信号ａがあっ
たときは、主回路２をバスグロックＸに同期して動作さ
せるため、切替制御回路４４は、切替回路４３が主回路
クロックＺとしてパスクロックＸを選択するような切替
信号ｆを出力する。
主回路クロック２を基準クロックｙからパスクロックＸ
に切替えるとき、主回路クロック２にノイズを発生させ
ないためには、−時的にどちらのクロックも選択されて
いない時間を設けなければならない、この時間はパスク
ロックＸにして最大１クロック分を必要とする。
に切替えるとき、主回路クロック２にノイズを発生させ
ないためには、−時的にどちらのクロックも選択されて
いない時間を設けなければならない、この時間はパスク
ロックＸにして最大１クロック分を必要とする。
また、同時に切替制御回路４４は、データ送信の要求信
号ａが有効になったとき、切替回路４３から出力される
主回路クロック２に同期して要求信号ｂ′を主回路２に
入力する。
号ａが有効になったとき、切替回路４３から出力される
主回路クロック２に同期して要求信号ｂ′を主回路２に
入力する。
主回路２は送信すべきデータｅを主回路クロック２の次
の立ち下がりで有効にできるとき応答信号Ｃを有効にす
る。応答信号Ｃはパスクロックスに同期した信号なので
直接同期式バス１に返される。同期式バス１はパスクロ
ックの立ち下がりでデータを受けとると共に、要求信号
ａを非有効にする。
の立ち下がりで有効にできるとき応答信号Ｃを有効にす
る。応答信号Ｃはパスクロックスに同期した信号なので
直接同期式バス１に返される。同期式バス１はパスクロ
ックの立ち下がりでデータを受けとると共に、要求信号
ａを非有効にする。
要求信号ａが非有効になると、切替制御回路４４は主回
路クロック２に同期して主回路の要求信号ｂ′を非有効
にする。主回路２はこの要求信号ｂ′が非有効になった
ことにより、応答信号Ｃを非有効にしてデータｅの転送
を完了する。
路クロック２に同期して主回路の要求信号ｂ′を非有効
にする。主回路２はこの要求信号ｂ′が非有効になった
ことにより、応答信号Ｃを非有効にしてデータｅの転送
を完了する。
次に、同期式バス１は応答信号Ｃが非有効になって、１
回目のデータ転送の完了を知ると、第２回目のデータの
転送を要求するため、再び要求信号ａをバスクロックＸ
に同期して有効にする。しかし。
回目のデータ転送の完了を知ると、第２回目のデータの
転送を要求するため、再び要求信号ａをバスクロックＸ
に同期して有効にする。しかし。
この時点でもしも要求信号ａが非有効のままであれば、
データ転送はここで完全に終了したことになるので、切
替回路４３は再び基準クロックｙを選択して主回路クロ
ックＺとして出力することになる。
データ転送はここで完全に終了したことになるので、切
替回路４３は再び基準クロックｙを選択して主回路クロ
ックＺとして出力することになる。
要求信号ａが有効になることにより、切替制御回路４４
は主回路クロック２に同期して要求信号ｂ′を主回路２
に出力し、以下、上述同様にして２回目のデータｅを転
送する。
は主回路クロック２に同期して要求信号ｂ′を主回路２
に出力し、以下、上述同様にして２回目のデータｅを転
送する。
以上の記載から判るように、主回路クロック２が基準ク
ロックｙからバスクロックＸにノイズの発生なく切替わ
るためには、バスクロックＸで最大１クロツクの時間が
かかる。従って、１回目のデータ転送時には、このクロ
ックの切替えに要する時間分だけデータ転送時間が長く
なったが、２回目以降のデータ転送時間は、この切替え
時間が無くなり、更に短縮される。
ロックｙからバスクロックＸにノイズの発生なく切替わ
るためには、バスクロックＸで最大１クロツクの時間が
かかる。従って、１回目のデータ転送時には、このクロ
ックの切替えに要する時間分だけデータ転送時間が長く
なったが、２回目以降のデータ転送時間は、この切替え
時間が無くなり、更に短縮される。
このように本実施例によ九ば、従来のバスインターフェ
ース回路に必要であった要求信号および応答信号の同期
化に費される時間は殆ど必要なくなるので、データの転
送にかかる時間は殆どデータアクセス時間のみとなり、
データ転送時間を大幅に短縮できるようになる。
ース回路に必要であった要求信号および応答信号の同期
化に費される時間は殆ど必要なくなるので、データの転
送にかかる時間は殆どデータアクセス時間のみとなり、
データ転送時間を大幅に短縮できるようになる。
第３図は本発明の他の実施例を示したものである０図中
、第１図と同一符号は同一または相当部分を示し、第１
図と異なる点は、主回路２をメモリ２′に、基準タロツ
ク発生器３をもう一つの同期式バスに置き換え、同期式
バス１を同期式バス１１と１２の２つ設けた点である。
、第１図と同一符号は同一または相当部分を示し、第１
図と異なる点は、主回路２をメモリ２′に、基準タロツ
ク発生器３をもう一つの同期式バスに置き換え、同期式
バス１を同期式バス１１と１２の２つ設けた点である。
また、バスインターフェース回路４はメモリクロック２
′を同期式バス（１）１１のバスクロックＸ′または同
期式バス（２０２のバスクロックｙ′に切替える切替回
路４３と、切替信号ｆを発生する切替制御回路４４とを
具備する。
′を同期式バス（１）１１のバスクロックＸ′または同
期式バス（２０２のバスクロックｙ′に切替える切替回
路４３と、切替信号ｆを発生する切替制御回路４４とを
具備する。
この構成で、同期式バス（１）１１および同期式バス（
２）１２からのアクセス要求信号ａ１およびａ２に応じ
て切替制御回路４４は、アクセス権が与えられたバスの
バスクロックをメモリクロックとして選択するように切
替回路４３に切替制御信号ｆを出力する。２つのバスか
らのアクセス要求によるメモリの動作は、それぞれのバ
スクロックに同期しているので、アクセスの要求信号お
よび応答信号Ｃを同期化する時間がなくアクセス時間の
短縮が図れる。
２）１２からのアクセス要求信号ａ１およびａ２に応じ
て切替制御回路４４は、アクセス権が与えられたバスの
バスクロックをメモリクロックとして選択するように切
替回路４３に切替制御信号ｆを出力する。２つのバスか
らのアクセス要求によるメモリの動作は、それぞれのバ
スクロックに同期しているので、アクセスの要求信号お
よび応答信号Ｃを同期化する時間がなくアクセス時間の
短縮が図れる。
［発明の効果］
以上説明したように本発明によれば、同期式バスと主回
路間で送受されるデータの同期化処理が殆ど不要となり
、データ転送時間を大幅に短縮できるようになる。
路間で送受されるデータの同期化処理が殆ど不要となり
、データ転送時間を大幅に短縮できるようになる。
第１図は本発明の一実施例を示すバスインターフェース
回路のブロック構成図、第２図は第１図を説明するため
のタイミング図、第３図は本発明の他の実施例を示すバ
スインターフェース回路のブロック構成図、第４図は従
来のバスインターフェース回路のブロック構成図、第５
図は第３図を説明するためのタイミング図である。 １．１１．１２・・・同期式バス、２・・・主回路。 ３・・・基準クロック発生器、４・・・バスインターフ
ェース回路、 ４１．４２・・・同期化回路、４３・・
・切替回路、４４・・・切替制御回路。 ・′ ＼ 代理人 弁理士 紋 １） 誠・・′ ）゛又−／ 第１図 Ｘｒｔｌ ＞ ゝＤ ｕ Φ −Ｎ第３
図 第４図
回路のブロック構成図、第２図は第１図を説明するため
のタイミング図、第３図は本発明の他の実施例を示すバ
スインターフェース回路のブロック構成図、第４図は従
来のバスインターフェース回路のブロック構成図、第５
図は第３図を説明するためのタイミング図である。 １．１１．１２・・・同期式バス、２・・・主回路。 ３・・・基準クロック発生器、４・・・バスインターフ
ェース回路、 ４１．４２・・・同期化回路、４３・・
・切替回路、４４・・・切替制御回路。 ・′ ＼ 代理人 弁理士 紋 １） 誠・・′ ）゛又−／ 第１図 Ｘｒｔｌ ＞ ゝＤ ｕ Φ −Ｎ第３
図 第４図
Claims (1)
- 第１のクロックに同期して動作する同期式バスと、通常
の動作時には第２のクロックに同期して動作する主回路
との間のバスインターフェース回路において、切替信号
に応じて前記第１のクロックから前記第２のクロックに
切替える切替回路と、前記同期式バスから出力される送
信要求信号に応じて前記切替回路に前記切替信号を出力
すると共に、前記送信要求信号を前記切替回路から出力
されるクロックに同期させて前記主回路に入力する切替
制御回路とを備えていることを特徴とするバスインター
フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26554886A JPS63120355A (ja) | 1986-11-10 | 1986-11-10 | バスインタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26554886A JPS63120355A (ja) | 1986-11-10 | 1986-11-10 | バスインタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63120355A true JPS63120355A (ja) | 1988-05-24 |
Family
ID=17418645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26554886A Pending JPS63120355A (ja) | 1986-11-10 | 1986-11-10 | バスインタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63120355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313316A (ja) * | 2001-04-11 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 電 池 |
-
1986
- 1986-11-10 JP JP26554886A patent/JPS63120355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313316A (ja) * | 2001-04-11 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 電 池 |
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