JPH10242825A - 出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタ数の増大、消費電流の増大を伴
うこなく、ピーク電流を減少し、ノイズ電圧の低減を図
る。 【解決手段】 入力電圧がハイレベルに遷移したとき、
反転駆動回路１４のトランジスタ１６によりトランジス
タ１１のゲート電圧Ｖｇ１１を第１の中間電位に持ち上
げてそのトランジスタ１６の駆動力を低下させ、出力端
子１３の出力電圧がハイレベルになることによりトラン
ジスタ１８をオンさせてトランジスタ１６をマスクし、
ゲート電圧Ｖｇ１１を完全にローレベルに低下させて、
トランジスタ１１を完全にオンさせる。反対に、入力電
圧がローレベルに遷移したときは、他方の反転駆動回路
１９において同様の動作を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おいて使用する出力回路に係り、特に電流駆動能力を低
下させることなく電流のピーク値を減少させて、ノイズ
によるシステム誤動作を防止し、該出力回路の同時動作
許容数の制限を緩和する技術に関するものである。

【０００２】

【従来の技術】ＭＯＳ−ＬＳＩの高機能化やシステムの
高速化により、外部インターフェースの半導体出力回路
や内部バスラインの半導体出力回路の本数は、３２から
６４以上に増加している。このため、半導体出力回路の
同時動作数も大幅に増加している。よって、半導体出力
回路が同時に動作すると、その充放電によりチップ内の
電源線の電圧が一時的に低下しあるいはＧＮＤ線の電圧
が一時的に上昇する。

【０００３】この電圧変動は、充放電電流の時間変化と
ボンディングワイヤを含む電源線のインダクタンスＬの
積（Ｌ・ｄｉ／ｄｔ）で表される。この電圧変動により
隣接した出力回路の出力電圧が変動（以下、この変動電
圧を「ノイズ電圧」と呼ぶ。）し、その出力信号を入力
とするＬＳＩに誤動作が発生する。

【０００４】一般的には、負荷の充放電時のピーク電流
を抑えることで上記ノイズ電圧を低減する手法が採られ
る。そして、このピーク電流の低減は、出力回路の立上
り／立上り動作を緩慢にすることで行われている。

【０００５】従来の出力回路を図４に示す。これは、特
願昭６３ー９７６３０号に記載されているものである。
５１はｐＭＯＳトランジスタ、５２はｎＭＯＳトランジ
スタであり、それらのドレインは信号出力端子５３に共
通接続され、これらでＣＭＯＳ出力段が構成される。５
４はトランジスタ５１を駆動するための反転駆動回路で
あり、ｐＭＯＳトランジスタ５５、ｎＭＯＳトランジス
タ５６〜５８から構成される。また、５９はトランジス
タ５２を駆動するための反転駆動回路であり、ｐＭＯＳ
トランジスタ６０〜６２、ｎＭＯＳトランジスタ６３か
ら構成されている。６４、６５は入力信号をΔｔだけ遅
延する遅延回路である。６６は電圧Ｖinの入力端子、６
７は電圧ＶＤＤ１の電源端子、６８は電圧ＶＤＤ２の電
源端子である。

【０００６】この回路では、入力端子６６の電圧Ｖinが
ハイレベルになると、反転駆動回路５４のトランジスタ
５６がオンし、出力トランジスタ５１のゲート電圧Ｖｇ
５１が、 Ｖｇ５１＝Ｖｔｈ５７ に立ち下がる。Ｖｔｈ５７はトランジスタ５７のしきい
値電圧である。

【０００７】出力トランジスタ５１の駆動力は、このよ
うにゲート電圧Ｖｇ５１が接地電位ＧＮＤよりも高い値
に設定されることにより弱められ、出力端子５３の電圧
をハイレベルに持ち上げる際の遷移時間が緩やかにな
る。したがって、電源電圧ＶＤＤ１からの充電電流のピ
ーク値も低減される。

【０００８】その後、時間Δｔが経過すると、遅延回路
６４の出力電圧がハイレベルとなり、反転駆動回路５４
のトランジスタ５８がオンしてトランジスタ５７の両端
を短絡するので、出力トランジスタ５１のゲート電圧Ｖ
ｇ５１が接地電位ＧＮＤに低下し、出力トランジスタ５
１のドレイン電圧（出力電圧）を電源電圧ＶＤＤ１に保
持する駆動力は、反転駆動回路５４や遅延回路６４を使
用しない回路と同等となる。

【０００９】一方、入力端子６６の電圧Ｖinがローレベ
ルになると、反転駆動回路５９のトランジスタ６１がオ
ンし、出力トランジスタ５２のゲート電圧Ｖｇ５２が、 Ｖｇ５２＝ＶＤＤ２−Ｖｔｈ６０ に立ち上がる。Ｖｔｈ６０はトランジスタ６０のしきい
値電圧である。

【００１０】出力トランジスタ５２の駆動力は、このよ
うにゲート電圧Ｖｇ５２が電源電圧ＶＤＤ２よりも低い
値に設定されることにより弱められ、出力端子５３の電
圧をローレベルに落す際の遷移時間が緩やかになる。し
たがって、接地ＧＮＤへの放電電流のピーク値も低減さ
れる。

【００１１】その後、時間Δｔが経過すると、遅延回路
６５の出力電圧がローレベルとなり、反転駆動回路５９
のトランジスタ６２がオンしてトランジスタ６０の両端
を短絡するので、出力トランジスタ５２のゲート電圧Ｖ
ｇ５２が電圧ＶＤＤ２に上昇し、出力トランジスタ５２
のドレイン電圧（出力電圧）を接地ＧＮＤの電位に保持
する駆動力は、反転駆動回路５９や遅延回路６５を使用
しない回路と同等となる。

【００１２】以上のように、入力端子６６にハイレベル
の電圧が入力した時には出力端子５３の電圧の立上りが
２段階的に緩慢に行われ、入力端子６６ローレベルルの
信号が入力した時には出力端子５３の電圧の立下りが２
段階的に緩慢に行われることにより、充放電時のピーク
電流を抑えノイズ電圧の低減が図られている。

【００１３】すなわち、上記した回路では、固定の遅延
時間Δｔの遅延回路６４、６５を設け、その時間内は出
力トランジスタ５１、５２の駆動力を減少させて、電源
線や接地を流れるピーク電流を抑えている。

【００１４】

【発明が解決しようとする課題】ところが、遅延回路６
４、６５は、これを２段から４段程度の小数のゲートで
構成した場合には充分な遅延時間を得ることができず、
出力端子５３に現れるノイズ電圧を低減するほどにピー
ク電流を低減することができないという問題がある。逆
に、遅延回路を多段のゲートで構成した場合には、上記
問題は解決できるものの、出力回路の消費電力と面積が
大幅に増大してしまうという別の問題が発生する。

【００１５】本発明は以上のような点に鑑みてなされた
ものであって、その目的は、必要なトランジスタが小数
で済み、しかも充分なノイズ電圧低減効果を発揮できる
ようにした低ノイズ型の出力回路を提供することであ
る。

【００１６】

【課題を解決するための手段】第１の発明は、ドレイン
が出力端子に共通接続されたｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタからなる第１のＣＭＯＳ回路か
ら構成したＣＭＯＳ出力段と、入力端子の電位がローレ
ベルからハイレベルに遷移したとき、前記ｐＭＯＳトラ
ンジスタのゲート電位を、前記ｐＭＯＳトランジスタを
中間的に駆動して前記出力端子の電位を緩やかに立ち上
げる第１の中間電位に固定する第１の手段と、前記出力
端子のハイレベル電位が帰還されることにより、前記ｐ
ＭＯＳトランジスタのゲート電位を前記第１の中間電位
からローレベルに固定する第２の手段と、入力端子の電
位がハイレベルからローレベルに遷移したとき、前記ｎ
ＭＯＳトランジスタのゲート電位を、前記ｎＭＯＳトラ
ンジスタを中間的に駆動して前記出力端子の電位を緩や
かに立ち下げる第２の中間電位に固定する第３の手段
と、前記出力端子のローレベル電位が帰還されることに
より、前記ｎＭＯＳトランジスタのゲート電位を前記第
２の中間電位からハイレベルに固定する第４の手段と、
を具備するよう構成した。

【００１７】第２の発明は、第１の発明において、前記
第１の手段を、第２のＣＭＯＳ回路と、該第２のＣＭＯ
Ｓ回路のローレベル出力電位を正規のローレベルよりも
所定値だけ持ち上げる第１のダイオードとから構成し、
前記第２の手段を、前記出力端子のローレベル電位によ
りオンして、前記第１のダイオードの両端を短絡させる
第１のトランジスタから構成し、前記第３の手段を、第
３のＣＭＯＳ回路と、該第３のＣＭＯＳ回路のハイレベ
ル出力電位を正規のハイレベルよりも所定値だけ持ち下
げる第２のダイオードとから構成し、前記第４の手段
を、前記出力端子のハイレベル電位によりオンして、前
記第２のダイオードの両端を短絡させる第２のトランジ
スタから構成した。

【００１８】

【発明の実施の形態】図１は本発明の実施の形態の出力
回路の構成を示す回路図である。１１はｐＭＯＳトラン
ジスタ、１２はｎＭＯＳトランジスタであり、それらの
ドレインは信号出力端子１３に共通接続され、これらで
ＣＭＯＳ出力段が構成される。１４はトランジスタ１１
を駆動するための反転駆動回路であり、ｐＭＯＳトラン
ジスタ１５、ｎＭＯＳトランジスタ１６〜１８から構成
される。また、１９はトランジスタ１２を駆動するため
の反転駆動回路であり、ｐＭＯＳトランジスタ２０〜２
２、ｎＭＯＳトランジスタ２３から構成されている。２
４は信号入力端子、２５は電圧ＶＤＤ１の電源端子、２
６は電圧ＶＤＤ２の電源端子である。

【００１９】反転駆動回路１４において、トランジスタ
１５、１７はそれらのドレイン間にトランジスタ１６が
接続されたＣＭＯＳ回路を構成し、そのトランジスタ１
６はそのＣＭＯＳ回路の出力電圧がローレベルのとき、
正規のローレベルよりも高い中間電位に持ち上げるレベ
ルシフト用のダイオードとして機能し、トランジスタ１
８は出力端子１３の電圧Ｖout がハイレベルのときオン
してトランジスタ１６のソース・ドレイン間を短絡させ
る帰還用として機能する。この帰還トランジスタ１８
は、そのチャネル幅が他のトランジスタのそれよりも狭
く設定され、全体の面積縮小化が図られている。

【００２０】また、反転駆動回路１９において、トラン
ジスタ２０、２３はそれらのドレイン間にトランジスタ
２１が接続されたＣＭＯＳ回路を構成し、そのトランジ
スタ２１はそのＣＭＯＳ回路の出力電圧がハイレベルの
とき、正規のハイレベルよりも低い中間電位に持ち下げ
るレベルシフト用のダイオードとして機能し、トランジ
スタ２２は出力端子１３の電圧Ｖout がローレベルのと
きオンしてトランジスタ２１のソース・ドレイン間を短
絡させる帰還用として機能する。この帰還用トランジス
タ２２もそのチャネル幅が他のトランジスタのそれより
も狭く設定されることにより、全体の面積縮小化が図ら
れている。

【００２１】次に動作を説明する。 （１）入力端子２４に印加する入力電圧ＶinがＧＮＤか
らＶＤＤ２に立ち上がった場合：このときは、反転駆動
回路１４のトランジスタ１７がオンするが、そのドレイ
ン側に接続されているレベルシフト用のトランジスタ１
６（しきい値電圧がＶｔｈ１６）により、出力トランジ
スタ１１のゲート電圧Ｖｇ１１は、 Ｖｇ１１＝Ｖｔｈ１６ のような中間電位となって、完全な接地電位ＧＮＤとは
ならないので、出力トランジスタ１１の駆動力は低く保
たれ、出力端子１３から負荷（図示せず）への充電は緩
やかに行われる。

【００２２】このようにして、出力端子１３の出力電圧
Ｖout が上昇してきて、その出力電圧Ｖout がトランジ
スタ１８のしきい値電圧（Ｖｔｈ１８）を超えると、そ
のトランジスタ１８がオンし、出力トランジスタ１１は
そのゲート電圧Ｖｇ１１が接地電位ＧＮＤまで低下して
完全にオン状態となる。この結果、出力電圧Ｖout が上
昇して電源電圧ＶＤＤ１に固定される。なお、他方の反
転駆動回路１９では、トランジスタ２３がオンして、出
力トランジスタ１２はオフとなる。

【００２３】（２）入力端子２４に印加する入力電圧Ｖ
inがＶＤＤ２からＧＮＤに立ち下がった場合：このとき
は、反転駆動回路１９のトランジスタ２０がオンする
が、そのドレイン側に接続されているレベルシフト用の
トランジスタ２１（しきい値電圧がＶｔｈ２１）によ
り、出力トランジスタ１２のゲート電圧Ｖｇ１２は、 Ｖｇ１２＝ＶＤＤ２−Ｖｔｈ２１ のような中間電位となって、完全なＶＤＤ２とはならな
いので、出力トランジスタ１２の駆動力は低く保たれ、
負荷から出力端子１３への放電は緩やかに行われる。

【００２４】このようにして、出力端子１３の出力電圧
Ｖout が下降してきて、その出力電圧Ｖout がトランジ
スタ２２のしきい値電圧（Ｖｔｈ２２）よりも低下する
と、そのトランジスタ２２がオンし、出力トランジスタ
１２はそのゲート電圧Ｖｇ１２が電源電位ＶＤＤ２まで
上昇して完全にオン状態となる。この結果、出力電圧Ｖ
out が下降して接地電位ＧＮＤに固定される。なお、他
方の反転駆動回路１４では、トランジスタ１５がオンし
て、出力トランジスタ１１はオフとなる。

【００２５】このように、本実施の形態の出力回路で
は、遅延回路を設けることなく、出力電圧の立上り／立
下りの時間を緩慢にすることができ、ノイズ電圧を低減
することができる。図２に以上の動作の波形を示した。

【００２６】また、図３に、出力端子に接続する負荷を
１５ｐＦの容量として、これを駆動するときのＣＭＯＳ
出力段の電源ＶＤＤ１から流れるピーク電流、反転駆動
回路の電源ＶＤＤ２による消費電流を示した。この図３
では、図１に示した本発明の出力回路と、出力段のｐＭ
ＯＳトランジスタ、ｎＭＯＳトランジスタ用の各駆動回
路を各々インバータ２段で構成したノイズ対策なしの従
来の第１の従来の出力回路（図示せず）と、図４で示し
た低ノイズ型の第２の従来の出力回路を比較している。

【００２７】本発明の出力回路は、第１の従来の出力回
路に比較してピーク電流値を約３０％以上削減すること
ができ、さらに低ノイズ対策の施された第２の従来の出
力回路に比較してもピーク電流を約２０％削減可能であ
る。しかも、図１と図４の回路構成の比較からも明らか
なように、本発明の出力回路では、第２の従来の出力回
路と比較してトランジスタの個数が１０／１８と少ない
（インバータ６４、６５はトランジスタ数を２個として
計算した。）。この結果、出力回路の消費電流（電源Ｖ
ＤＤ２の消費電流）を約２０％削減可能である。第２の
従来の出力回路では、遅延回路６４、６５のゲート段数
を増加して遅延を増すことで、ピーク電流値を本発明の
出力回路と同程度に削減することが可能であるが、この
方法では消費電流が増大する。

【００２８】なお、以上では出力回路単体について説明
したが、同じ技術思想によりこのような出力回路を含む
双方向回路やトライステートバッファ等を構成すること
ができることはもちろんである。

【００２９】

【発明の効果】以上から本発明のよれば、出力信号を帰
還する第２、第４の手段を使用して、ＣＭＯＳ出力段の
トランジスタのゲートを２段階に分けて駆動するので、
出力回路のピーク電流を低減し、ノイズ電圧を削減する
ことができることはもとより、トランジスタ数が少なく
て済み、消費電流を少なくすることが可能になるという
大きな利点を有する。

【図面の簡単な説明】

【図１】 本発明の１つの実施の形態の出力回路の回路
図である。

【図２】 図１の出力回路の動作時の信号波形図であ
る。

【図３】 特性比較の説明図である。

【図４】 従来の出力回路の回路図である。

【符号の説明】

１１、１２：ＣＭＯＳ出力段を構成する出力トランジス
タ、１３：出力端子、１４：反転駆動回路、１５、１
７：第２のＣＭＯＳ回路を構成するトランジスタ、１
６：レベルシフト用の第１のダイオードを構成するトラ
ンジスタ、１８：帰還用のトランジスタ、１９：反転駆
動回路、２０、２３：第３のＣＭＯＳ回路を構成するト
ランジスタ、２１：レベルシフト用の第２のダイオード
を構成するトランジスタ、２２：帰還用のトランジス
タ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】ドレインが出力端子に共通接続されたｐＭ
   ＯＳトランジスタおよびｎＭＯＳトランジスタからなる
   第１のＣＭＯＳ回路から構成したＣＭＯＳ出力段と、 入力端子の電位がローレベルからハイレベルに遷移した
   とき、前記ｐＭＯＳトランジスタのゲート電位を、前記
   ｐＭＯＳトランジスタを中間的に駆動して前記出力端子
   の電位を緩やかに立ち上げる第１の中間電位に固定する
   第１の手段と、 前記出力端子のハイレベル電位が帰還されることによ
   り、前記ｐＭＯＳトランジスタのゲート電位を前記第１
   の中間電位からローレベルに固定する第２の手段と、 入力端子の電位がハイレベルからローレベルに遷移した
   とき、前記ｎＭＯＳトランジスタのゲート電位を、前記
   ｎＭＯＳトランジスタを中間的に駆動して前記出力端子
   の電位を緩やかに立ち下げる第２の中間電位に固定する
   第３の手段と、 前記出力端子のローレベル電位が帰還されることによ
   り、前記ｎＭＯＳトランジスタのゲート電位を前記第２
   の中間電位からハイレベルに固定する第４の手段と、 を具備することを特徴とする出力回路。
2. 【請求項２】請求項１に記載の出力回路において、 前記第１の手段を、第２のＣＭＯＳ回路と、該第２のＣ
   ＭＯＳ回路のローレベル出力電位を正規のローレベルよ
   りも所定値だけ持ち上げる第１のダイオードとから構成
   し、 前記第２の手段を、前記出力端子のローレベル電位によ
   りオンして、前記第１のダイオードの両端を短絡させる
   第１のトランジスタから構成し、 前記第３の手段を、第３のＣＭＯＳ回路と、該第３のＣ
   ＭＯＳ回路のハイレベル出力電位を正規のハイレベルよ
   りも所定値だけ持ち下げる第２のダイオードとから構成
   し、 前記第４の手段を、前記出力端子のハイレベル電位によ
   りオンして、前記第２のダイオードの両端を短絡させる
   第２のトランジスタから構成した、 ことを特徴とする出力回路。