JPH10247653A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】バイポーラトランジスタのような半導体装置
を、簡単に且つ信頼性良好に製造する半導体装置の製造
方法を提供する。 【解決手段】半導体基板１１の表面上に、シリコン酸化
膜１４、シリコン窒化膜１５及びシリコン酸化膜１６を
順次形成する。この３層構造絶縁膜に対して開口部１７
を形成し、この開口部内部にエピタキシャル成長により
ｎ型の第１の半導体層１８、ｐ型の第２の半導体層１９
及びｎ型の第３の半導体層２０を連続的に形成し、全面
にシリコン酸化膜２１を形成する。この後、シリコン酸
化膜２１を選択エッチングする。この後、シリコン窒化
膜１５のエッチングを行い、サイドエッチングによって
第２の半導体層１９の側壁を露出させる。開口部１７の
内部に露出した第２の半導体層１９の側面から選択的に
多結晶シリコンを成長させる。この後、コレクタ電極、
ベース電極及びエミッタ電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特に高速バイポ
ーラトランジスタが容易に製造されるようにした半導体
装置の製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタを製造するに
は、半導体基板の表面にコレクタ拡散領域を形成し、こ
のコレクタ拡散領域にベース拡散領域を形成し、さらに
このベース拡散領域内にエミッタ拡散領域を形成するす
るのが一般的である。

【０００３】この様にしてバイポーラトランジスタを製
造した場合には、コレクタとベースとの接合容量が大き
くなる。このため、トランジスタ素子の高速化に限界が
生ずる。また、微細化してコレクタとベースとの接合容
量を小さくしようとした場合には、エミッタ抵抗が大き
くなる等の問題が生ずる。

【０００４】この様な問題点を解決するバイポーラトラ
ンジスタの構造として、SICOS (Sidewall Base Contacr
Structure) が知られている。このSICOS 構造の場合、
エミッタとベースの接合、およびベースとコレクタの接
合の面積がほぼ同等になり、このため寄生容量の抑制に
非常に効果的であり、また逆方向動作をさせても順方向
動作と同等なトランジスタ性能を発揮するようになり、
このためIIL 等の回路にも適する。

【０００５】しかし、SICOS 構造のトランジスタの製造
方法にあっては、自己整合技術を用いた非常に複雑な方
法を用いる必要があり、このため次のような問題があ
る。 ａ）製造コストが高い。

【０００６】ｂ）複雑な製造プロセスを有するため、得
られる素子形状および素子特性の再現性に乏しい。 ｃ）ベース層の形成に際してイオン注入法を用いている
ために、製造された素子の高速化に限界がある。

【０００７】ｄ）エミッタ層をポリシリコンからの拡散
によって形成しているため、このポリシリコンと基板と
の界面の残留酸素等の影響によって、電流増幅率やエミ
ッタ抵抗の再現性が乏しい。

【０００８】近年において、エピタキシャル成長技術の
進歩により、選択エピタキシャル成長層を連続して形成
することが可能とされるようになり、したがって比較的
容易にSICOS 構造のようにエミッタ層、ベース層及びコ
レクタ層の各接合面積がほぼ同等となるトランジスタを
実現することができる。

【０００９】しかしながら、この様な構造の素子にあっ
ては、エミッタ層、ベース層及びコレクタ層に接続され
る各電極を容易に且つ再現性良好に取り出す手段が存在
しないため、実用化されていないのが現状である。

【００１０】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、エミッタ層とベース層及び
ベース層とコレクタ層の各接合容量を確実に小さくする
ことができ、且つエミッタ抵抗の上昇が抑制できるよう
にして、高周波特性の向上や消費電力の低減が図れるよ
うにしたバイポーラトランジスタを比較的簡単な方法で
製造できるようにした半導体装置の製造方法を提供しよ
うとするものである。

【００１１】

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、半導体基板上に第１、第２及び第３の
絶縁膜を順次形成して３層構造絶縁膜を形成する工程
と、上記３層構造絶縁膜に対して上記基板表面に達する
開口部を形成する工程と、エピタキシャル成長法によ
り、上記開口部内の上記基板上に導電型が順次異なる第
１ないし第３の半導体層を連続して形成して３層構造半
導体層を形成する工程と、上記第２の絶縁膜をエッチン
グストッパーとして用いて上記第３の絶縁膜を上記３層
構造半導体層の領域およびその周囲の一部を残してエッ
チング除去する工程と、上記第３の絶縁膜をマスクとし
て用いて上記第２の絶縁膜をエッチングし、上記第２の
半導体層の側面を露出させる工程と、選択成長法により
上記露出した上記第２の半導体層の側面に引出し電極用
導電膜を形成する工程とを具備している。

【００１２】請求項２に係る半導体装置の製造方法は、
請求項１において、第１及び第３の絶縁膜がシリコン酸
化膜であり、第２の絶縁膜がシリコン窒化膜である。請
求項３に係る半導体装置の製造方法は、請求項１におい
て、３層構造半導体層を形成した後に全面に第４の絶縁
膜を形成して第３の絶縁膜の膜厚を厚くする工程をさら
に具備している。

【００１３】請求項４に係る半導体装置の製造方法は、
半導体基板上に第１の絶縁膜、第１の導電膜及び第２の
絶縁膜を順次形成して３層構造膜を形成する工程と、上
記３層構造膜に対して上記基板表面に達する開口部を形
成する工程と、上記開口部の側壁に第３の絶縁膜を形成
する工程と、エピタキシャル成長法により、上記開口部
内の上記基板上に第１導電型の第１の半導体層を形成す
る工程と、上記第３の絶縁膜を上面から途中まで除去し
て上記第１の導電膜の側壁を露出させる工程と、エピタ
キシャル成長法により、上記第１の導電膜の側壁と接続
するように上記第１の半導体層上に第２導電型の第２の
半導体層を形成する工程と、エピタキシャル成長法によ
り、上記第２の半導体層上に第１導電型の第３の半導体
層を形成する工程とを具備している。請求項５に係る半
導体装置の製造方法は、請求項４において、第１及び第
２の絶縁膜がシリコン酸化膜であり、第１の導電膜が多
結晶シリコン膜である。

【００１４】

【発明の実施の形態】以下、図面を参照してこの発明の
第１の実施の形態による方法を図１を用いて説明する。
図１及び図２はこの発明をバイポーラトランジスタの製
造に実施した際の工程を順次示す断面図である。まず図
１（Ａ）のようにｐ型の半導体基板１１に素子分離用絶
縁膜１２を埋め込み形成して素子分離を行い、この素子
分離用絶縁膜１２で分離された素子領域の基板表面にｎ
型拡散層１３を形成する。

【００１５】次に、この半導体基板１１の表面上に、図
１（Ｂ）で示すように、シリコン酸化膜１４、シリコン
窒化膜１５及びシリコン酸化膜１６をそれぞれＣＶＤ法
を用いて順次形成して３層構造絶縁膜を形成する。ここ
で、上記シリコン酸化膜１４、シリコン窒化膜１５及び
シリコン酸化膜１６それぞれの膜厚は、例えば２００ｎ
ｍ、１００ｎｍ、２００ｎｍとする。この様な３層構造
絶縁膜に対して、図１（Ｃ）で示すようにｎ型拡散層１
３の表面に至る開口部１７をエッチングにより形成す
る。

【００１６】この様に開口部１７が形成されたならば、
図１（Ｄ）で示すようにこの開口部１７内部のｎ型拡散
層14の表面上に、エピタキシャル成長によってｎ型の不
純物を含む第１の半導体層１８、ｐ型の不純物を含む第
２の半導体層１９及びｎ型の不純物を含む第３の半導体
層２０を連続して形成する。これら第１の半導体層１
８、第２の半導体層１９及び第３の半導体層２０はそれ
ぞれバイポーラトランジスタのコレクタ層、ベース層及
びエミッタ層となる。

【００１７】ここで、上記コレクタ層（第１の半導体層
１８）、ベース層（第２の半導体層１９）及びエミッタ
層（第３の半導体層２０）それぞれの膜厚は、先の３層
構造絶縁膜を構成するシリコン酸化膜１４、シリコン窒
化膜１５及びシリコン酸化膜１６のそれぞれの膜厚に対
応させることが望ましいものであり、例えばこれらの膜
厚をそれぞれ２００ｎｍ、１００ｎｍ、２００ｎｍとす
る。また、これらの半導体層を形成するに際し、少なく
ともベース層である第２の半導体層１９の側壁がシリコ
ン窒化膜１５の側壁に接するように膜厚を制御する必要
がある。

【００１８】この様なコレクタ層、ベース層及びエミッ
タ層は、前述したように連続したエピタキシャル成長に
より形成されるものであるため、従来で問題となってい
たエピタキシャル成長前の前処理が不要となり、従っ
て、界面の残留酸化物等に起因する結晶性の劣化や抵抗
成分の影響を受けることがない特長を有する。

【００１９】また、ベース層となる第２の半導体層１９
の成長に関しては、その膜厚を薄くした方が高速動作性
に有利であり、例えば５０〜７０ｎｍ程度に薄膜化すれ
ば、トランジスタ素子としての高速化がより期待でき
る。また各半導体層１８〜２０の不純物濃度としては、
それぞれ１×１０¹⁶ｃｍ^-3、１×１０¹⁸ｃｍ^-3及び１×
１０²⁰ｃｍ^-3が適当である。また、必要に応じてベース
層である第２の半導体層１９にＳｉＧｅ混晶材料を用い
ることにより、さらなる高速動作化が可能となる。

【００２０】この様に開口部１７の内部にコレクタ層、
ベース層及びエミッタ層が形成されたならば、さらに全
面にシリコン酸化膜２１を形成して先のシリコン酸化膜
１６の膜厚を増加させ、この後、必要に応じて CMP(Che
mical Mechanical Polishing) 技術等によって平坦化処
理を施す。

【００２１】次に、選択エピタキシャル成長法で形成し
た第１の半導体層１８、第２の半導体層１９及び第３の
半導体層２０を含む領域を残すようにフォトレジストパ
ターンを形成し、図２（Ａ）で示すように、まず異方性
エッチングによりシリコン酸化膜２１を選択エッチング
する。このエッチングの際に、シリコン窒化膜１６がエ
ッチングストッパとなるようにエッチング条件を適当に
選択する。この後、フォトレジストパターンのレジスト
剥離を行い、続いて熱リン酸によりシリコン窒化膜１５
のエッチングを行い、サイドエッチングによってベース
層（第２の半導体層１９）の側壁を露出させる。

【００２２】その後、図２（Ｂ）で示すように開口部１
７の内部に露出したベース層（第２の半導体層１９）の
側面から選択的に多結晶シリコンを成長させる。ここ
で、選択エピタキシャル成長条件を用いることによって
ベース層の横方向に成長させることができるもので、成
長した多結晶シリコンがベース引き出し電極２２とな
る。ここで、この多結晶シリコンの膜厚は２０ｎｍ程度
で、不純物濃度は１×１０²⁰ｃｍ^-3が適当である。

【００２３】この様にベース引き出し電極２２が形成さ
れたならば、図２（Ｃ）のように全面に絶縁膜２３を形
成し、この絶縁膜２３の表面を CMP法を用いて平坦化処
理を行う。その後、図２（Ｄ）で示すように、周知の方
法でそれぞれアルミニウムからなるｎ型拡散層１３の表
面に接続されたコレクタ電極２４、ベース引き出し電極
２２の表面に接続されたベース電極２５及びエミッタ層
である第３の半導体層２０の表面に接続されたエミッタ
電極２６をそれぞれ形成して、バイポーラトランジスタ
が完成する。

【００２４】このようにこの第１の実施の形態の方法に
あっては、バイポーラトランジスタのエミッタ層、ベー
ス層及びコレクタ層相互の接合面積をほぼ同等の大きさ
で形成することができ、単純に微細化するのみで接合容
量が低減できるようになるので、高速化に有利とするこ
とができる。また、コレクタ層、ベース層及びエミッタ
層をエピタキシャル成長によって連続的に形成できるの
で、エピタキシャル成長前の高温熱処理が不要となり、
界面の残留酸化物に起因する抵抗の増大（特にエミッタ
抵抗）を抑制することができる。そして、この様な特長
を有するトランジスタにおいて、エミッタ層、ベース層
及びコレクタ層にそれぞれ接続する各電極を比較的簡単
な手段により、再現性良好に形成できるので、特性が良
好なバイポーラトランジスタを安定してかつ容易に製造
することができる。

【００２５】図３及び図４はこの発明の第２の実施の形
態によるバイポーラトランジスタの製造方法を工程順に
示す断面図である。この実施の形態にあっても前の実施
の形態の場合と同様に、図３（Ａ）に示すように半導体
基板１１に素子分離用絶縁膜１２を形成して素子分離を
行い、この素子分離用絶縁膜１２で分離された素子領域
の基板表面にｎ型拡散層１３を形成する。次に、半導体
基板１１の表面上にシリコン酸化膜１４を形成し、この
シリコン酸化膜１４上にｐ型不純物を高濃度に含む多結
晶シリコン膜３０を形成し、さらにこの多結晶シリコン
層３０上にシリコン酸化膜１６を形成して３層構造膜を
形成する。

【００２６】ここで、上記３層構造膜を構成するシリコ
ン酸化膜１４、多結晶シリコン層３０及びシリコン酸化
膜１６はそれぞれＣＶＤ法により形成することができ、
各層の膜厚を、例えば２００ｎｍ、１５０ｎｍ、２００
ｎｍとする。

【００２７】さらに上記３層構造膜に対し、前の実施の
形態の場合と同様に開口部１７を形成する。続いて、全
面にシリコン酸化膜３１を堆積し、さらに全面を異方性
エッチングすることにより、開口部１７の側壁のみにこ
のシリコン酸化膜３１を残す。このとき、このシリコン
酸化膜３１の厚さは薄い方が後工程で好都合であり、例
えば５０ｎｍ程度で充分である。

【００２８】次に、選択エピタキシャル成長法を用い
て、上記開口部１７内にコレクタ層となるｎ型の第１の
半導体層１８を形成する。この第１の半導体層１８の厚
さは、上記シリコン酸化膜１４の膜厚とほぼ同じ２００
ｎｍにする。

【００２９】次に、図３（Ｂ）図で示すようにウエット
エッチングにより、シリコン酸化膜３１を上面から途中
まで除去して、上記多結晶シリコン層３０の側壁を露出
させる。

【００３０】次に、図３（Ｃ）で示すように、選択エピ
タキシャル成長法により、上記第１の半導体層１８上に
ベース層となるｐ型の第２の半導体層１９を形成する。
この場合、開口部１７の内部に露出している多結晶シリ
コン層３０の側壁からも成長が生じ、第１の半導体層１
８上に成長する第２の半導体層１９は多結晶シリコン層
３０の側壁と接続される。ここで、上記第２の半導体層
１９の膜厚は、薄い方が高速動作性に有利であり、５０
〜７０ｎｍの膜厚が適当である。この後、連続して高濃
度選択エピタキシャル成長を行い、図３（Ｄ）で示すよ
うに第２の半導体層１９上にエミッタ層となるｎ型の第
３の半導体層２０を形成する。

【００３１】次に、選択エピタキシャル成長されたエミ
ッタ層（第３の半導体層２０）に相当する領域の周囲を
残し、その他の領域のシリコン酸化膜１６を異方性エッ
チングにより除去し、図４（Ａ）で示すようにエミッタ
層（第３の半導体層２０）の周囲のみにシリコン酸化膜
１６を残す。その後、図４（Ｂ）で示すように全面にシ
リコン酸化膜２３を堆積し、 CMO技術を用いて表面を平
坦化する。

【００３２】この様に表面保護用のシリコン酸化膜２３
を形成した後に、このシリコン酸化膜２３を貫通してｎ
型拡散層１３、多結晶シリコン層３０及び第３の半導体
層２０そそれぞれの表面に通じる開口部を形成した後、
アルミニウムによるコレクタ電極２４、ベース電極２５
及びエミッタ電極２６をそれぞれ形成してバイポーラト
ランジスタが完成する。

【００３３】このように第２の実施の形態の方法にあっ
ても、バイポーラトランジスタのエミッタ層、ベース層
及びコレクタ層相互の接合面積をほぼ同等の大きさで形
成することができ、単純に微細化するのみで接合容量が
低減できるようになるので、高速化に有利とすることが
できる。また、コレクタ層、ベース層及びエミッタ層を
エピタキシャル成長によって連続的に形成できるので、
エピタキシャル成長前の高温熱処理が不要となり、界面
の残留酸化物に起因する抵抗の増大（特にエミッタ抵
抗）を抑制することができる。そして、この様な特長を
有するトランジスタにおいて、エミッタ層、ベース層及
びコレクタ層にそれぞれ接続する各電極を比較的簡単な
手段により、再現性良好に形成できるので、特性が良好
なバイポーラトランジスタを安定してかつ容易に製造す
ることができる。

【００３４】

【発明の効果】以上説明したようにこの発明によれば、
エミッタ層とベース層及びベース層とコレクタ層の各接
合容量を確実に小さくすることができ、且つエミッタ抵
抗の上昇が抑制できるようにして、高周波特性の向上や
消費電力の低減が図れるようにしたバイポーラトランジ
スタを比較的簡単な方法で製造できる半導体装置の製造
方法を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体装置
の製造方法を工程順に示す断面図。

【図２】図１に続く工程を順に示す断面図。

【図３】この発明の第２の実施の形態に係る半導体装置
の製造方法を工程順に示す断面図。

【図４】図３に続く工程を順に示す断面図。

【符号の説明】

１１…半導体基板、 １２…素子分離用絶縁膜、 １３…ｎ型拡散層、 １４…シリコン酸化膜、 １５…シリコン窒化膜、 １６…シリコン酸化膜、 １７…開口部、 １８…第１の半導体層（コレクタ層）、 １９…第２の半導体層（ベース層）、 ２０…第３の半導体層（エミッタ層）、 ２１…シリコン酸化膜、 ２２…ベース引き出し電極、 ２３…絶縁膜、 ２４…コレクタ電極、 ２５…ベース電極、 ２６…エミッタ電極、 ３０…多結晶シリコン膜、 ３１…シリコン酸化膜。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１、第２及び第３の絶
   縁膜を順次形成して３層構造絶縁膜を形成する工程と、 上記３層構造絶縁膜に対して上記基板表面に達する開口
   部を形成する工程と、 エピタキシャル成長法により、上記開口部内の上記基板
   上に導電型が順次異なる第１ないし第３の半導体層を連
   続して形成して３層構造半導体層を形成する工程と、 上記第２の絶縁膜をエッチングストッパーとして用いて
   上記第３の絶縁膜を上記３層構造半導体層の領域および
   その周囲の一部を残してエッチング除去する工程と、 上記第３の絶縁膜をマスクとして用いて上記第２の絶縁
   膜をエッチングし、上記第２の半導体層の側面を露出さ
   せる工程と、 選択成長法により上記露出した上記第２の半導体層の側
   面に引出し電極用導電膜を形成する工程とを具備したこ
   とを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１及び第３の絶縁膜がシリコン酸
   化膜であり、前記第２の絶縁膜がシリコン窒化膜である
   ことを特徴とする請求項１に記載の半導体装置の製造方
   法。
3. 【請求項３】 前記３層構造半導体層を形成した後に全
   面に第４の絶縁膜を形成して前記第３の絶縁膜の膜厚を
   厚くする工程をさらに具備したことを特徴とする請求項
   １に記載の半導体装置の製造方法。
4. 【請求項４】 半導体基板上に第１の絶縁膜、第１の導
   電膜及び第２の絶縁膜を順次形成して３層構造膜を形成
   する工程と、 上記３層構造膜に対して上記基板表面に達する開口部を
   形成する工程と、 上記開口部の側壁に第３の絶縁膜を形成する工程と、 エピタキシャル成長法により、上記開口部内の上記基板
   上に第１導電型の第１の半導体層を形成する工程と、 上記第３の絶縁膜を上面から途中まで除去して上記第１
   の導電膜の側壁を露出させる工程と、 エピタキシャル成長法により、上記第１の導電膜の側壁
   と接続するように上記第１の半導体層上に第２導電型の
   第２の半導体層を形成する工程と、 エピタキシャル成長法により、上記第２の半導体層上に
   第１導電型の第３の半導体層を形成する工程とを具備し
   たことを特徴とする半導体装置の製造方法。
5. 【請求項５】 前記第１及び第２の絶縁膜がシリコン酸
   化膜であり、前記第１の導電膜が多結晶シリコン膜であ
   ることを特徴とする請求項４に記載の半導体装置の製造
   方法。