JPH0224728A - データ処理装置のセーブ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は割込み処理機能を有するデータ処理装置に関す
る。特に、割込み発生時に割込み処理に先立って行われ
るセーブ処理に関する。

〔概要〕

本発明は割込みレベルに応じた割込み処理を行うことが
できるデータ処理装置のセーブ処理方式プロセッサで処
理される内容を汎用レジスタ群にセクトすると同時に、
高速メモリにもセットし、割込み処理要求発生時点でセ
ーブ処理を終了し、次のレベルにあわせたメモリアドレ
ス生成を指示することにより、 割込要求発生から割込処理開始までの遅延時間を短縮で
きるようにしたものである。

〔従来の技術〕

従来、第３図に示すようにデータ処理装置３１には汎用
レベル群３は１つしか存在せず、割込み処理の要求が発
生したとき、プロセッサ２が割込み処理に先立ってセー
ブ処理を行う。

この場合、プロセッサ２はレジスタアドレス線３５を介
して汎用レジスタ群３の中の１つのレジスタを指定する
。汎用レジスタ群３はレジスタアドレス線３５により指
定されたレジスタのデータをデータ線３６を介してプロ
セッサ２へ送出する。プロセッサ２はデータ線３６を介
して主記憶装置２０に書込み要求を出し、同時にアドレ
ス線３７を介してメモリアドレスを送出し、データ線３
８を介してデータを送出する。主記憶装置２０は書込み
要求を受は付けるとアドレス線３７を介して通知された
アドレスにデータ線３８を介して送られてきたデータを
書込む。プロセッサ２は汎用レジスタ群３のすべてのデ
ータを主記憶装置２０へ転送するまで上記の処理を繰り
返し、セーブ処理が終了すると割込み処理を開始する。

′〔発明が解決しようとする問題点〕 上述した従来のデータ処理装置のセーブ処理方式では、
割込み要求が受は付けられた後に、プロセッサを介して
汎用レジスタ群の種々のデータを主記憶装置へ退避する
動作を行っているため割込処理の開始が遅れる欠点があ
る。

本発明はこのような欠点を除去するもので、割込要求発
生から割込処理開始までの遅延時間を短縮することがで
きる方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、プロセッサおよびこのプロセッサで処理され
たデータを保持する汎用レジスタ群を備えたデータ処理
装置のセーブ処理方式において、上記プロセッサの割込
処理に際して上記汎用レジスタ群に格納される内容と同
一の内容をほぼ同じタイミングで書き込む高速メモリの
メモリ領域が確保され、上記内容をこの高速メモリに書
き込むためのメモリアドレスを発生するアドレス生成回
路と、上記プロセッサにより制御されこのアドレス生成
回路を割込みレベルに応じて制御する割込レベル管理回
路とを備えたことを特徴とする。

〔作用〕

高速メモリがプロセッサで処理されたデータを保持する
とともにレジスタと同じタイミングで書き込みを行い、
アドレス生成回路が高速メモリに退避するレジスタのレ
ジスタアドレスおよび退避先のメモリアドレスを指示し
、割込レベル管理回路がアドレス生成回路を割込レベル
に応じて制御する。

これにより、割込要求発生から割込処理開始までの遅延
時間を短縮することができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図、第２図
は本発明実施例の高速メモリのイメージを示す図である
。

本発明実施例のデータ処理装置１は、データ線８を介し
て送られてくるデータを処理するプロセッサ２と、この
プロセッサ２で処理されたデータを保持しデータ線８を
介してプロセッサ２にデータを送出する汎用レジスタ群
３と、割込み発生時の退避用として汎用レジスタ群３と
ほぼ同一タイミングでデータ線７を介して送られてくる
データを第２図に示すように書き込む高速メモリ４と、
レジスタアドレス線９および制御線１２の↑指示に応じ
て高速メモリ４に対するメモリアドレスを生成しメモリ
アドレス線１１により高速メモリ４に送出するアドレス
生成回路５と、プロセッサ２から制御線１０を介して送
られてくる割込レベルの指示をもとに制御線１２を介し
てアドレス生成回路５に指示を与える割込レベル管理回
路６とを備え、プロセッサ２は主記憶装置２０に接続さ
れる。

次にこのように構成された本発明実施例の動作について
説明する。データ処理装置１ではプロセッサ２で処理さ
れる内容が汎用レジスタ群３にセットされると、はぼそ
れと同時に高速メモリ４にも常時セットされる。したが
ってデータ処理装置１に割込み処理の要求が発生した時
点でセーブ処理を終えている状態となる。プロセッサ２
が制御線１０を使って割込レベル管理回路６に割込レベ
ル変更を指示し、割込レベル管理回路６が制御線１２を
使ってアドレス生成回路５に次のレベルにあわせたメモ
リアドレス生成を指示することにより次のレベルの処理
が開始される。

このようにして、割込処理をただちに実行することがで
き、高速メモリ４に一時蓄積されたデータは、割込処理
の終了後、または割込処理の実行中に生じる空いている
時間を利用して所定の転送を行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、高速メモリとアド
レス生成回路と割込レベル管理回路を備えることにより
、割込要求発生から割込処理開始までの遅延時間を実質
的に短縮することができる効果がある。

１．３１・・・データ処理装置、２・・・プロセッサ、
３・・・汎用レジスタ群、４・・・高速メモリ、５・・
・アドレス生成回路、６・・・割込レベル管理回路、７
．８．３６．３８・・・データ線、９．３５．３９・・
・レジスタアドレス線、１０．１２・・・制御線、１１
・・・メモリアドレス線、２０・・・主記録装置、３７
・・・アドレス線。

Claims (1)

1. 【特許請求の範囲】 １、プロセッサおよびこのプロセッサで処理されたデー
   タを保持する汎用レジスタ群を備えたデータ処理装置の
   セーブ処理方式において、 上記プロセッサの割込処理に際して上記汎用レジスタ群
   に格納される内容と同一の内容をほぼ同じタイミングで
   書き込む高速メモリ（４）のメモリ領域が確保され、 上記内容をこの高速メモリに書き込むためのメモリアド
   レスを発生するアドレス生成回路（５）と、 上記プロセッサにより制御されこのアドレス生成回路を
   割込みレベルに応じて制御する割込レベル管理回路（６
   ）と を備えたことを特徴とするデータ処理装置のセーブ処理
   方式。