JPH10256376A - Ｉｃ配置配線システムおよびこれを用いて製造された半導体装置 - Google Patents
Ｉｃ配置配線システムおよびこれを用いて製造された半導体装置Info
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- JPH10256376A JPH10256376A JP9053431A JP5343197A JPH10256376A JP H10256376 A JPH10256376 A JP H10256376A JP 9053431 A JP9053431 A JP 9053431A JP 5343197 A JP5343197 A JP 5343197A JP H10256376 A JPH10256376 A JP H10256376A
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- wirings
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Abstract
(57)【要約】
【課題】半導体回路をＩＣ配置配線システムで生成する
場合、デザインルールに従って配線間を詰めてしまうた
め、配線間容量が増大して配線遅延が大きくなる。 【解決手段】初期配線（４２）を行った後に、各配線の
配線間距離および並行距離を計算しておく（４３）。そ
して前記配線容量条件記述（３４）を考慮して、各配線
の配線不可領域を設定する（４４）。前記不可領域を設
定し、デザインルールに違反する配線を再配線して（４
５）、配線遅延を計算する（４６）。配線遅延制約条件
記述（３５）にある、制約条件を満たしていれば、配線
処理は終了とする。満たしていない場合は、配線不可領
域を拡げて設定して、配線、配線遅延の計算を繰り返
す。ある繰り返し回数で前記制約条件を満たすことがで
きない場合は、繰り返し行った中で、配線遅延がもっと
も小さい回路の配置配線記述を生成する。
場合、デザインルールに従って配線間を詰めてしまうた
め、配線間容量が増大して配線遅延が大きくなる。 【解決手段】初期配線（４２）を行った後に、各配線の
配線間距離および並行距離を計算しておく（４３）。そ
して前記配線容量条件記述（３４）を考慮して、各配線
の配線不可領域を設定する（４４）。前記不可領域を設
定し、デザインルールに違反する配線を再配線して（４
５）、配線遅延を計算する（４６）。配線遅延制約条件
記述（３５）にある、制約条件を満たしていれば、配線
処理は終了とする。満たしていない場合は、配線不可領
域を拡げて設定して、配線、配線遅延の計算を繰り返
す。ある繰り返し回数で前記制約条件を満たすことがで
きない場合は、繰り返し行った中で、配線遅延がもっと
も小さい回路の配置配線記述を生成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体回路を設
計するためのＩＣ配置配線システム、およびこれを用い
て製造された半導体装置に関する。
計するためのＩＣ配置配線システム、およびこれを用い
て製造された半導体装置に関する。
【０００２】
【従来の技術】半導体製造技術の微細化に伴い、回路の
動作速度を左右する要因が、回路内のセル自身の持つ遅
延より、各セル間を接続する配線の遅延に起因してきて
いる。配線の遅延を決定する主な要素に、配線容量Ｃが
あり、回路の動作電圧、温度、製造のばらつきによって
左右される。ま0.5μ以下の製造プロセスにおいては、
各配線が持つ配線容量の他に、各配線間に寄生する配線
間容量の影響が大きくなっている。
動作速度を左右する要因が、回路内のセル自身の持つ遅
延より、各セル間を接続する配線の遅延に起因してきて
いる。配線の遅延を決定する主な要素に、配線容量Ｃが
あり、回路の動作電圧、温度、製造のばらつきによって
左右される。ま0.5μ以下の製造プロセスにおいては、
各配線が持つ配線容量の他に、各配線間に寄生する配線
間容量の影響が大きくなっている。
【０００３】図５は、配線間容量の増加グラフを示す。
配線間容量は、隣り合う配線同士の並行する距離Lに比
例して増加し、配線間距離Ｄに反比例して増加する。つ
まり配線間距離は、デザインルールにあわせて詰めるだ
けでなく、配線遅延を抑えるために、ある程度拡げる必
要がある。
配線間容量は、隣り合う配線同士の並行する距離Lに比
例して増加し、配線間距離Ｄに反比例して増加する。つ
まり配線間距離は、デザインルールにあわせて詰めるだ
けでなく、配線遅延を抑えるために、ある程度拡げる必
要がある。
【０００４】ここで、従来技術におけるＩＣ配置配線シ
ステムの回路配線例を取り上げ、説明する。
ステムの回路配線例を取り上げ、説明する。
【０００５】図６は、従来技術において配置配線された
回路内の配線例である。配線Ａ（１）と配線Ｂ（２）
は、距離Lにおいて並行して配線されている。従来技術
では、配線Ａ（１）と配線Ｂ（２）の配線間距離Ｄは、
製造プロセスにおけるデザインルールに従い、あらかじ
め決められた配線配置領域内に収めるよう、なるべく詰
めて置かれていた。
回路内の配線例である。配線Ａ（１）と配線Ｂ（２）
は、距離Lにおいて並行して配線されている。従来技術
では、配線Ａ（１）と配線Ｂ（２）の配線間距離Ｄは、
製造プロセスにおけるデザインルールに従い、あらかじ
め決められた配線配置領域内に収めるよう、なるべく詰
めて置かれていた。
【０００６】図８は、従来技術におけるＩＣ配置配線シ
ステムの入出力フロー図を示す。ＩＣ配置配線システム
（３７）は、論理回路記述（３６）を入力として、セル
ライブラリ記述（３９）に示すセル情報を配置し、配線
を行う。配置配線の際には、製造プロセスに従ったデザ
インルール制約条件記述（４０）、回路の動作周波数を
実現するため配線遅延制約条件記述（４１）を考慮し
て、配線位置を決定するが、配線間容量を制約条件とし
て考慮していなかった。
ステムの入出力フロー図を示す。ＩＣ配置配線システム
（３７）は、論理回路記述（３６）を入力として、セル
ライブラリ記述（３９）に示すセル情報を配置し、配線
を行う。配置配線の際には、製造プロセスに従ったデザ
インルール制約条件記述（４０）、回路の動作周波数を
実現するため配線遅延制約条件記述（４１）を考慮し
て、配線位置を決定するが、配線間容量を制約条件とし
て考慮していなかった。
【０００７】
【発明が解決しようとする課題】しかし、上記の従来技
術では、0.5μ以下の製造プロセスにおいて、配線間容
量が増大し、配線遅延に大きく影響を及ぼすという問題
が生じる。
術では、0.5μ以下の製造プロセスにおいて、配線間容
量が増大し、配線遅延に大きく影響を及ぼすという問題
が生じる。
【０００８】図７に図６の従来技術の配線例の横断面図
を示す。配線Ａ（３）は配線容量ＣＡ（５）を持ち、配
線Ｂ（４）は配線容量ＣＢ（７）を持つ。配線Ａ（３）
と配線Ｂ（４）の配線間距離Ｄに反比例して、配線間容
量ＣＤ（６）が寄生し、配線Ａ（３）、配線Ｂ（４）の
各配線遅延が大きく増加してしまう。
を示す。配線Ａ（３）は配線容量ＣＡ（５）を持ち、配
線Ｂ（４）は配線容量ＣＢ（７）を持つ。配線Ａ（３）
と配線Ｂ（４）の配線間距離Ｄに反比例して、配線間容
量ＣＤ（６）が寄生し、配線Ａ（３）、配線Ｂ（４）の
各配線遅延が大きく増加してしまう。
【０００９】また、他の従来技術では、配線間のクロス
トークによる誤動作防止の目的で、図９に示すように、
配線間に金属などによるシールドを設ける試みがある。
配線Ａ（８）、配線Ｂ（１０）の間にあらかじめシール
ドＳ（９）を配置する位置を想定し、デザインルールに
従った最小配線間距離Ｄの２倍＋シールドＳの幅以上
に、配線間を保つ必要がある。この試みは図９の横断面
図、図１０に示すように、シールドＳ（１３）を電源ま
たは接地（１６）に接続することで、配線間容量を抑え
ることは可能であるが、図９に示す配線領域（１１）が
かなり大きくなるため、回路全体の配線が完結できな
い、回路サイズが大きくなり製造コストが増大するなど
の問題が生じる。
トークによる誤動作防止の目的で、図９に示すように、
配線間に金属などによるシールドを設ける試みがある。
配線Ａ（８）、配線Ｂ（１０）の間にあらかじめシール
ドＳ（９）を配置する位置を想定し、デザインルールに
従った最小配線間距離Ｄの２倍＋シールドＳの幅以上
に、配線間を保つ必要がある。この試みは図９の横断面
図、図１０に示すように、シールドＳ（１３）を電源ま
たは接地（１６）に接続することで、配線間容量を抑え
ることは可能であるが、図９に示す配線領域（１１）が
かなり大きくなるため、回路全体の配線が完結できな
い、回路サイズが大きくなり製造コストが増大するなど
の問題が生じる。
【００１０】本発明の目的は、回路内の隣り合う、並行
した配線の周囲に、配線同士の並行距離に応じた配線不
可領域を設定し、配線位置を決定することにより、配線
間容量を抑えることができるＩＣ配置配線システムおよ
びこれを用いた半導体回路を提供することにある。
した配線の周囲に、配線同士の並行距離に応じた配線不
可領域を設定し、配線位置を決定することにより、配線
間容量を抑えることができるＩＣ配置配線システムおよ
びこれを用いた半導体回路を提供することにある。
【００１１】
【課題を解決するための手段】半導体回路を設計するＩ
Ｃ配置配線システムにおいて、前記半導体回路を構成す
る各セル間を接続する複数の配線が存在し、前記複数配
線が配線される並行距離を計算する手段を有し、前記並
行距離値によって配線不可領域を設定する手段を有し、
前記複数配線の配線位置を決定する手段を有することを
特徴とした、ＩＣ配置配線システム。
Ｃ配置配線システムにおいて、前記半導体回路を構成す
る各セル間を接続する複数の配線が存在し、前記複数配
線が配線される並行距離を計算する手段を有し、前記並
行距離値によって配線不可領域を設定する手段を有し、
前記複数配線の配線位置を決定する手段を有することを
特徴とした、ＩＣ配置配線システム。
【００１２】
【発明の実施の形態】以下、本発明のＩＣ配置配線シス
テムを、実施例により図面を用いて説明する。
テムを、実施例により図面を用いて説明する。
【００１３】図１は、本発明のＩＣ配置配線システムに
より配置された回路の実施例である。配線Ａ（１７）、
配線Ｂ（１８）の並行距離Lに応じて、配線Ａ（１７）
の周囲に配線不可領域（２０）を設定する。この配線不
可領域の長さは、配線Ａ（１７）の長さまたは配線Ｂ
（１８）の長さの間で自由に決定し、幅は、回路内の配
線混雑度、配線の求められる遅延余裕度などを考慮して
決定することができる。実施例を実現するＩＣ配置配線
システムでは、最小配線間距離Ｄをこの配線不可領域
（２０）の配線Ｂ（１８）側の端より計算して、配線Ｂ
（１８）の配置位置を決定する。これにより、配線不可
領域（２０）の幅をＷとすると、配線Ａ（１７）と配線
Ｂ（１８）の配線間距離はＤ＋Ｗとなる。
より配置された回路の実施例である。配線Ａ（１７）、
配線Ｂ（１８）の並行距離Lに応じて、配線Ａ（１７）
の周囲に配線不可領域（２０）を設定する。この配線不
可領域の長さは、配線Ａ（１７）の長さまたは配線Ｂ
（１８）の長さの間で自由に決定し、幅は、回路内の配
線混雑度、配線の求められる遅延余裕度などを考慮して
決定することができる。実施例を実現するＩＣ配置配線
システムでは、最小配線間距離Ｄをこの配線不可領域
（２０）の配線Ｂ（１８）側の端より計算して、配線Ｂ
（１８）の配置位置を決定する。これにより、配線不可
領域（２０）の幅をＷとすると、配線Ａ（１７）と配線
Ｂ（１８）の配線間距離はＤ＋Ｗとなる。
【００１４】図２は、図１に示す本発明のＩＣ配置配線
システムにより配置された回路実施例の横断面図であ
る。図７に示す従来技術における配線例と比較すると、
配線間距離が配線不可領域の幅だけ大きくなっているた
め、配線間容量Ｃ（Ｄ＋Ｗ）（２６）は、配線間容量Ｃ
Ｄ（６）に比べて小さく抑えることができる。
システムにより配置された回路実施例の横断面図であ
る。図７に示す従来技術における配線例と比較すると、
配線間距離が配線不可領域の幅だけ大きくなっているた
め、配線間容量Ｃ（Ｄ＋Ｗ）（２６）は、配線間容量Ｃ
Ｄ（６）に比べて小さく抑えることができる。
【００１５】図３は、本発明のＩＣ配置配線システムの
入出力フローの実施例である。
入出力フローの実施例である。
【００１６】図３において、本発明のＩＣ配置配線シス
テム（３０）は、論理回路記述（２９）を入力としてセ
ルライブラリ記述（３２）に示すセル情報を配置し、配
線を行う。配置配線の際には、製造プロセスに従ったデ
ザインルール制約条件記述（４０）、回路の動作周波数
を実現するため配線遅延制約条件記述（４１）および配
線不可領域の大きさを初期設定するための配線容量条件
記述（３４）を考慮して、配線位置を決定する。配線容
量条件記述（３４）は、製造プロセスに対して、配線間
距離、配線並行距離に応じた配線間容量の増減関係を記
述する。
テム（３０）は、論理回路記述（２９）を入力としてセ
ルライブラリ記述（３２）に示すセル情報を配置し、配
線を行う。配置配線の際には、製造プロセスに従ったデ
ザインルール制約条件記述（４０）、回路の動作周波数
を実現するため配線遅延制約条件記述（４１）および配
線不可領域の大きさを初期設定するための配線容量条件
記述（３４）を考慮して、配線位置を決定する。配線容
量条件記述（３４）は、製造プロセスに対して、配線間
距離、配線並行距離に応じた配線間容量の増減関係を記
述する。
【００１７】図４は、本発明のＩＣ配置配線システムの
配線処理部における機能フロー図である。
配線処理部における機能フロー図である。
【００１８】初期配線（４２）を行った後に、各配線の
配線間距離および並行距離を計算しておく（４３）。そ
して前記配線容量条件記述（３４）を考慮して、各配線
の配線不可領域を設定する（４４）。前記不可領域を設
定し、デザインルールに違反する配線を再配線して（４
５）、配線遅延を計算する（４６）。図３の配線遅延制
約条件記述（３５）にある、制約条件を満たしていれ
ば、配線処理は終了とする。満たしていない場合は、配
線不可領域を拡げて設定して、配線、配線遅延の計算を
繰り返す。ある繰り返し回数で前記制約条件を満たすこ
とができない場合は、繰り返し行った中で、配線遅延が
もっとも小さい回路の配置配線記述を生成する。
配線間距離および並行距離を計算しておく（４３）。そ
して前記配線容量条件記述（３４）を考慮して、各配線
の配線不可領域を設定する（４４）。前記不可領域を設
定し、デザインルールに違反する配線を再配線して（４
５）、配線遅延を計算する（４６）。図３の配線遅延制
約条件記述（３５）にある、制約条件を満たしていれ
ば、配線処理は終了とする。満たしていない場合は、配
線不可領域を拡げて設定して、配線、配線遅延の計算を
繰り返す。ある繰り返し回数で前記制約条件を満たすこ
とができない場合は、繰り返し行った中で、配線遅延が
もっとも小さい回路の配置配線記述を生成する。
【００１９】配線不可領域の幅を大きく設定したことに
より、配線領域が圧迫されて回路全体の配線が完結でき
ない場合がありうる。この現象は、配線不可領域の幅を
図４の４４で設定した値より減少させて、再度配線、配
線遅延の計算をすることで回避すればよい。
より、配線領域が圧迫されて回路全体の配線が完結でき
ない場合がありうる。この現象は、配線不可領域の幅を
図４の４４で設定した値より減少させて、再度配線、配
線遅延の計算をすることで回避すればよい。
【００２０】以上のように、前記実施例では、ＩＣ配置
配線システムに各セル間を接続する複数の配線が配線さ
れる並行距離を考慮し、前記並行距離値によって配線不
可領域を設定する手段を導入し、配線位置を決定するこ
とにより、回路規模の大幅な増大を招くことなく配線間
を拡げ、配線間容量を抑えることができる。
配線システムに各セル間を接続する複数の配線が配線さ
れる並行距離を考慮し、前記並行距離値によって配線不
可領域を設定する手段を導入し、配線位置を決定するこ
とにより、回路規模の大幅な増大を招くことなく配線間
を拡げ、配線間容量を抑えることができる。
【００２１】
【発明の効果】以上説明したようにこの発明によれば、
ＩＣ配置配線システムにて配線される半導体回路に対し
て、回路規模の大幅な増大を招くことなく配線間を拡
げ、配線間容量を抑えることができ、前記半導体回路の
配線遅延を低減する、ＩＣ配置配線システムを提供でき
る。
ＩＣ配置配線システムにて配線される半導体回路に対し
て、回路規模の大幅な増大を招くことなく配線間を拡
げ、配線間容量を抑えることができ、前記半導体回路の
配線遅延を低減する、ＩＣ配置配線システムを提供でき
る。
【図１】本発明のＩＣ配置配線システム実施例により配
線された配線図。
線された配線図。
【図２】本発明のＩＣ配置配線システム実施例により配
線された配線の横断面図。
線された配線の横断面図。
【図３】本発明のＩＣ配置配線システム入出力フロー
図。
図。
【図４】本発明のＩＣ配置配線システム配線処理部にお
ける機能フロー図。
ける機能フロー図。
【図５】配線間容量の増加グラフ。
【図６】従来のＩＣ配置配線システムにより配線された
配線図（１）。
配線図（１）。
【図７】従来のＩＣ配置配線システムにより配線された
配線図（１）の横断面図。
配線図（１）の横断面図。
【図８】従来のＩＣ配置配線システム入出力フロー図。
【図９】従来のＩＣ配置配線システムにより配線された
配線図（２）。
配線図（２）。
【図１０】従来のＩＣ配置配線システムにより配線され
た配線図（２）の横断面図。
た配線図（２）の横断面図。
１、２、３、４、８、９、１０、１２、１３、１４、１
７、１８、２２、２３はセル間の配線、１９、２０、２
７、２８は配線不可領域、１１、２１は配線領域、５、
７、１５、１７、２４、２５は配線容量、６、１６、２
６は配線間容量、２９、３６は論理回路記述、３０、３
７はＩＣ配置配線システム、３１、３８は回路配置配線
記述、３２、３９はセルライブラリ記述、３３、４０は
デザインルール制約条件記述、３５、４１は配線遅延制
約条件記述、３４は配線容量条件記述、４２〜４６はＩ
Ｃ配置配線システムを構成する機能ブロック部である。
７、１８、２２、２３はセル間の配線、１９、２０、２
７、２８は配線不可領域、１１、２１は配線領域、５、
７、１５、１７、２４、２５は配線容量、６、１６、２
６は配線間容量、２９、３６は論理回路記述、３０、３
７はＩＣ配置配線システム、３１、３８は回路配置配線
記述、３２、３９はセルライブラリ記述、３３、４０は
デザインルール制約条件記述、３５、４１は配線遅延制
約条件記述、３４は配線容量条件記述、４２〜４６はＩ
Ｃ配置配線システムを構成する機能ブロック部である。
Claims (2)
- 【請求項１】半導体回路を設計するＩＣ配置配線システ
ムにおいて、前記半導体回路を構成する各セル間を接続
する複数の配線が存在し、前記複数配線が配線される並
行距離を計算する手段を有し、前記並行距離値によって
配線不可領域を設定する手段を有し、前記複数配線の配
線位置を決定する手段を有することを特徴とする、ＩＣ
配置配線システム、およびこれを用いて製造された半導
体装置。 - 【請求項２】請求項１記載の、半導体回路を設計するＩ
Ｃ配置配線システムにおいて、前記複数配線の配線遅延
制約条件に応じて、前記複数配線間の距離を調整する手
段を有することを特徴とする、ＩＣ配置配線システム、
およびこれを用いて製造された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9053431A JPH10256376A (ja) | 1997-03-07 | 1997-03-07 | Ｉｃ配置配線システムおよびこれを用いて製造された半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9053431A JPH10256376A (ja) | 1997-03-07 | 1997-03-07 | Ｉｃ配置配線システムおよびこれを用いて製造された半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256376A true JPH10256376A (ja) | 1998-09-25 |
Family
ID=12942664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9053431A Withdrawn JPH10256376A (ja) | 1997-03-07 | 1997-03-07 | Ｉｃ配置配線システムおよびこれを用いて製造された半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7086018B2 (en) | 2002-06-19 | 2006-08-01 | Fujitsu Limited | Electronic circuit design method, simulation apparatus and computer-readable storage medium |
-
1997
- 1997-03-07 JP JP9053431A patent/JPH10256376A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7086018B2 (en) | 2002-06-19 | 2006-08-01 | Fujitsu Limited | Electronic circuit design method, simulation apparatus and computer-readable storage medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |