JPH1027112A - エミュレーション装置 - Google Patents

エミュレーション装置

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JPH1027112A
JPH1027112A JP8179181A JP17918196A JPH1027112A JP H1027112 A JPH1027112 A JP H1027112A JP 8179181 A JP8179181 A JP 8179181A JP 17918196 A JP17918196 A JP 17918196A JP H1027112 A JPH1027112 A JP H1027112A
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Abstract

(57)【要約】 【課題】 本体からの電源ノイズまたはケーブルでの電
磁誘導ノイズのアナログ回路に対する影響を完全に回避
できるエミュレーション装置を提供すること。 【解決手段】 デバッグ機能を有するエミュレーション
装置の本体１０とターゲット・システムの機能の少なく
とも一部をエミュレーションする回路を周辺エバチップ
４２に有するプローブ２０とを備え、エミュレーション
する周辺エバチップ４２に含まれるアナログ回路４４
に、本体１０から供給される電源ライン３２およびグラ
ンドライン３３を接続せず、独立した電源ライン５１お
よびグランドライン５２をターゲット・システムのよう
な外部システムから接続供給する構成を有して、アナロ
グ回路４４をノイズ源の本体１０およびケーブル３１か
ら完全に切り離している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デバッグ機能を有
する本体とターゲット・システムの機能の少なくとも一
部をエミュレーションする回路を有するプローブとを備
え、前記エミュレーションする回路にアナログ回路を含
むエミュレーション装置に関し、特に、エミュレーショ
ン装置内の本体が発生する電源ノイズまたは本体と接続
するケーブルにおいて拾う電磁誘導ノイズによる誤動作
を回避できるエミュレーション装置に関する。
【０００２】図２に示されるように、この種のエミュレ
ーション装置１は、マイクロコンピュータを用いる応用
システムをターゲット・システム４としてターゲット・
システム４のハードウェアおよびソフトウェアをコント
ロール装置３の制御を受け効率的にデバッグする目的を
有しており、エミュレーション装置１の本体１０とケー
ブル３０で接続されるプローブ先端部４０とで構成され
ている。
【０００３】また、プローブ先端部４０はマイクロコン
ピュータの周辺機能をエミュレーションする集積回路を
有している。
【０００４】
【従来の技術】従来、この種のエミュレーション装置
は、図３に示されるように、コントロール装置と接続す
るエミュレーション装置の本体１０とターゲット・シス
テムに接続するプローブ２００とにより構成されてい
る。
【０００５】本体１０は、エミュレーションの対象とな
るターゲット・システムに備えられるマイクロコンピュ
ータのＣＰＵ（Central Prossessor Unit)の動作とター
ゲット・システムのハードウェアおよびソフトウェアの
デバッグの補助的動作とを行なう。
【０００６】プローブ２００は、ケーブル３５およびプ
ローブ先端部４５により構成され、本体１０とターゲッ
ト・システムとを接続する。ケーブル３５は電源ライン
３６およびグランドライン３７を含む配線の集合体であ
り、電源ライン３６およびグランドライン３７はターゲ
ット・システムに接続されると共にプローブ先端部４５
の周辺エバチップ４６に電源を供給している。
【０００７】プローブ先端部４５に搭載される周辺エバ
チップ４６は、マイクロコンピュータの周辺機能をエミ
ュレーションする集積回路であり、上述のように、電源
ライン３６およびグランドライン３７により、本体１０
とターゲット・システムとの両者から電源およびグラン
ドを供給されている。また、通常、周辺エバチップ４６
はデジタル回路４７およびアナログ回路４８を含んでい
る。
【０００８】一方、本体１０は、内部のＬＳＩ（Large
Scale Integrated Circuit）などのＩＣ（Integrated C
ircuit）の内部信号の瞬時の変化と電源ラインおよびグ
ランドラインのインピーダンスとに影響され電源ライン
３６およびグランドライン３７に電源ノイズを発生す
る。また、ケーブル３５をアンテナとした電磁誘導ノイ
ズも電源ノイズとなる。この電源ノイズはケーブル３５
を介してプローブ先端部４５に搭載される周辺エバチッ
プ４６に供給されることになる。
【０００９】周辺エバチップ４６に含まれるアナログ回
路４８は上述のような電源ノイズにより誤動作する可能
性がある。
【００１０】例えば、図４に図６を併せ参照して電源ラ
インまたはグランドラインに電源ノイズが乗っている場
合について説明する。
【００１１】図４に示される回路は、オペアンプ（演算
増幅器）６１、コンパレータ６２および抵抗Ｒ1 〜Ｒ4
により構成されるアナログ回路に電源６３が供給される
場合である。この回路は、入力端子ＴI から入力される
微小アナログ信号をオペアンプ６１で反転増幅した後、
コンパレータ６２によりデジタル信号に変換して出力端
子ＴO に出力するものである。
【００１２】オペアンプ６１とコンパレータ６２との正
入力端子におけるＡ点には電源６３とグランドとを直列
の抵抗Ｒ1 ，Ｒ2 により分圧生成した基準電圧ＶREF が
加えられるが、電源ノイズのため、図６（Ａ）に示され
るように不安定な細かな波形が生じる。
【００１３】この状態で入力端子ＴI のＢ点に、図６
（Ｂ）に示されるような信号が入力した場合、この信号
は、抵抗Ｒ4 を負入力端子と出力端子との間に接続する
オペアンプ６１の負入力端子に、抵抗Ｒ3 を介して入力
されオペアンプ６１により反転されて図６（Ｃ）に示さ
れるように入力信号に不安定な細かな波形が乗った波形
となり、コンパレータ６２の負入力端子に入力される。
【００１４】この結果、コンパレータ６２の出力端子Ｔ
O におけるＤ点では図６（Ｄ）に示されるように、出力
されるデジタル信号が、パルス波形のエッジ付近で細か
な波形に基づく髭を有して生成される。この余分なパル
ス波形がエミュレーション装置としての誤動作を引き起
こすことになる。
【００１５】次に、この問題点を解決する従来の二つの
手段について説明する。
【００１６】まず、周辺エバチップに含まれるアナログ
回路に上述のような電源ノイズを供給しない、すなわち
本体から電源ノイズを発生させないための第１の手段に
ついて説明する。
【００１７】この第１の手段は、本体内のＬＳＩのよう
なＩＣを装着するプリント板の電源およびグランドの配
線パターンを太くして電源およびグランドのインピーダ
ンスを低くすることである。この手段により高周波ノイ
ズを除去する場合にはますます電源およびグランドの配
線パターンを太くする必要があるので、プリント板を大
きくすることが要求され、このためには費用を余分に必
要とするが、一方、プリント板の大きさに限界がある。
【００１８】次に、周辺エバチップのアナログ回路で上
述のような電源ノイズを排除する第２の手段について説
明する。
【００１９】この第２の手段は、バイパスコンデンサを
利用すること、すなわち、周辺エバチップのアナログ回
路の電源ラインとグランドラインとの間にコンデンサを
接続することである。この手段は容易に実現できるが、
コンデンサの種類により除去できるノイズの周波数が限
定される。
【００２０】
【発明が解決しようとする課題】上述した従来のエミュ
レーション装置の問題点は、プローブ先端部に搭載され
る周辺エバチップに含まれるアナログ回路が電源ノイズ
のため誤動作する可能性があるということである。その
理由は、本体とターゲット・システムとの両者から電源
およびグランドを供給されるが、本体で内部のＬＳＩな
どのＩＣの内部信号の瞬時の変化と電源ラインおよびグ
ランドラインのインピーダンスとに影響され電源ライン
およびグランドラインに電源ノイズを発生すると共にケ
ーブルをアンテナとした電磁誘導ノイズも電源ノイズと
なり、これらの電源ノイズがアナログ回路に供給される
からである。
【００２１】また、上記第１の手段による問題点は、こ
の手段による効果には限度があるということである。そ
の理由は、本体でプリント板の電源およびグランドの配
線パターンを太くする場合、プリント板を大きくするこ
とが要求され、このためには費用を余分に必要とすると
共にプリント板の大きさに限界があるからである。
【００２２】また、上記第２の手段による問題点は、ノ
イズを除去することが完全ではないということである。
その理由は、周辺エバチップのアナログ回路の電源ライ
ンとグランドラインとの間にコンデンサを接続するの
で、容易に実現できるが、コンデンサの種類により除去
できるノイズの周波数が限定されるからである。
【００２３】本発明の課題は、供給される本体からの電
源ノイズまたは本体と接続するケーブルにおいて拾う電
磁誘導ノイズのアナログ回路に対する影響を完全に回避
できるエミュレーション装置を提供することである。
【００２４】
【課題を解決するための手段】本発明によるエミュレー
ション装置は、デバッグ機能を有する本体とターゲット
・システムの機能の少なくとも一部をエミュレーション
する回路を有するプローブとを備え、前記エミュレーシ
ョンする回路にアナログ回路を含むエミュレーション装
置において、内部の前記本体から前記プローブに供給さ
れる電源およびグランドとは切り離され、かつ前記ター
ゲット・システムのような外部システムから前記アナロ
グ回路へ接続供給する電源およびグランドを備えてい
る。
【００２５】この構成によりプローブに備えられるアナ
ログ回路に供給される電源およびグランドはエミュレー
ション装置の本体、およびこの本体と接続するケーブル
から切離されるので、アナログ回路が、本体から発生す
る電源ノイズまたはこの本体と接続するケーブルで拾う
電磁誘導ノイズの影響を受けることがない。
【００２６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００２７】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示されたエミュレーション装置
は、本体１０およびプローブ２０により構成されてい
る。
【００２８】従来との相違点は、プローブ２０に従来の
電源ラインおよびグランドラインとは独立した電源ライ
ン５１およびグランドライン５２をターゲット・システ
ムに接続し、電源とグランドとの供給を受けていること
である。
【００２９】本体１０は、外部のコントロール装置によ
り制御され、エミュレーションの対象となるターゲット
・システムのマイクロコンピュータのＣＰＵの働きをし
て、ターゲット・システムの操作を行なう。
【００３０】プローブ２０は、本体１０とターゲット・
システムとを連結し、ケーブル３１およびプローブ先端
部４１により構成される。ケーブル３１は、電源ライン
３２およびグランドライン３３を含む配線の集合体であ
る。プローブ先端部４１にはマイクロコンピュータの周
辺機能をエミュレーションする集積回路である周辺エバ
チップ４２が搭載されている。すなわち、周辺機能とし
て周辺エバチップ４２にはデジタル回路４３およびアナ
ログ回路４４が内蔵されている。
【００３１】周辺エバチップ４２のデジタル回路４３お
よびアナログ回路４４それぞれの電源およびグランド
は、従来と相違して、周辺エバチップ４２の内部でそれ
ぞれ独立しており、それぞれ異なる端子から供給される
ように配備されている。
【００３２】デジタル回路４３の電源およびグランド
は、本体１０およびターゲット・システムの両者から電
源ライン３２およびグランドライン３３を介して供給さ
れている。
【００３３】一方、アナログ回路４４の電源およびグラ
ンドは、従来と相違して、デジタル回路４３に接続され
る電源ライン３２およびグランドライン３３とは切り離
された別の独立した電源ライン５１およびグランドライ
ン５２をターゲット・システムと接続することにより供
給を受けている。
【００３４】このように、アナログ回路４４に供給され
る電源ライン５１およびグランドライン５２は、プロー
ブ２０の長さの長いケーブル３１の内部を他の配線と共
に集合されていないので、静電誘導の影響もなく、電源
ノイズによる誤動作は回避される。
【００３５】従って、図４に示されるアナログ回路にお
いても、図５に示されるように、正常な機能を発揮する
ことができる。
【００３６】すなわち、図４に示される回路は、オペア
ンプ６１、コンパレータ６２および抵抗Ｒ1 〜Ｒ4 によ
り構成されるアナログ回路に電源６３が供給される場合
である。この回路は、入力端子ＴI から入力される微小
アナログ信号をオペアンプ６１で反転増幅した後、コン
パレータ６２によりデジタル信号に変換して出力端子Ｔ
O に出力するものである。
【００３７】オペアンプ６１とコンパレータ６２との正
入力端子におけるＡ点には電源６３とグランドとを直列
の抵抗Ｒ1 ，Ｒ2 により分圧生成した、図５（Ａ）に示
されるように安定した基準電圧ＶREF が加えられる。こ
の状態で入力端子ＴI のＢ点に、図５（Ｂ）に示される
ような信号が入力した場合、この信号は、抵抗Ｒ4 を負
入力端子と出力端子との間に接続するオペアンプ６１の
負入力端子に抵抗Ｒ3を介して入力され、オペアンプ６
１により反転されて図５（Ｃ）に示されるように入力信
号と同一の増幅波形となり、コンパレータ６２の負入力
端子に入力される。
【００３８】この結果、コンパレータ６２の出力端子Ｔ
O におけるＤ点では図５（Ｄ）に示されるように、正確
に生成されたパルス波形によるデジタル信号が出力さ
れ、周辺エバチップにおける機能が誤動作なく発揮でき
る。
【００３９】上記説明では、周辺エバチップのアナログ
回路の電源およびグランドが、供給ライン長の最短なタ
ーゲット・システムから接続供給されると図示して説明
したが、電源およびグランドは、ターゲット・システム
からではなく別のシステム、例えば独立した電源システ
ムなどからであってもよい。
【００４０】上述のように、周辺エバチップのアナログ
回路は、接続される電源およびグランドがノイズ発生源
であるエミュレーション装置の本体およびこの本体と接
続し電磁誘導ノイズを拾うケーブルから切り離されてい
るいるので、これらのノイズの影響を全く受けることが
ない。
【００４１】上記説明では、ターゲット・システムのマ
イクロコンピュータのＣＰＵ部分をエミュレーション装
置の本体がエミュレーションするとしているが、エミュ
レーション装置のプローブ先端部に装備したＩＣがエミ
ュレーションしても効果は全く変わらない。
【００４２】このように、上記説明では、機能ブロック
を図示して機能動作および効果を説明したが、機能ブロ
ックに対する機能の分離併合を含む機能配備は上記説明
の機能を満たす限り自由であり、上記説明が本発明を限
定するものではない。
【００４３】
【発明の効果】以上説明したように本発明による効果
は、供給される本体からの電源ノイズまたはこの本体と
接続するケーブルにおける電磁誘導ノイズのアナログ回
路に対する影響を完全に回避できることである。
【００４４】その理由は、アナログ回路に接続される電
源およびグランドが、エミュレーション装置の本体から
でなく、またプローブのケーブルを介してではなく、タ
ーゲット・システムのような別のシステムから供給され
ので、本体の電源およびグランドから完全に切り離され
ているからである。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
【図２】エミュレーション装置の接続の一例を示す接続
方式図である。
【図３】従来の一例を示す機能ブロック図である。
【図４】周辺エバチップ内でのアナログ回路の一例を示
す回路図である。
【図５】図４における正常機能の一例を示す波形図であ
る。
【図６】図４における電源ノイズ入力の一例を示す波形
図である。
【符号の説明】
１０ 本体 ２０ プローブ ３１ ケーブル ３２、５１ 電源ライン ３３、５２ グランドライン ４１ プローブ先端部 ４２ 周辺エバチップ ４３ デジタル回路 ４４ アナログ回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 デバッグ機能を有する本体とターゲット
    ・システムの機能の少なくとも一部をエミュレーション
    する回路を有するプローブとを備え、前記エミュレーシ
    ョンする回路にアナログ回路を含むエミュレーション装
    置において、前記本体から前記プローブに供給される電
    源およびグランドとは切り離され、かつ外部システムか
    ら前記アナログ回路へ接続供給する電源およびグランド
    を備えることを特徴とするエミュレーション装置。
  2. 【請求項２】 請求項１において、前記外部システムが
    前記ターゲット・システムであることを特徴とするエミ
    ュレーション装置。
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