JPH10275812A

JPH10275812A - 半導体装置

Info

Publication number: JPH10275812A
Application number: JP9094894A
Authority: JP
Inventors: Hirobumi Funabashi; 博文船橋; Masahito Kigami; 雅人樹神
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 1998-10-13

Abstract

(57)【要約】【課題】半導体基板内部に、オン電圧の劣化を伴わな
い構造にてキャリア消滅領域を形成し、サイリスタ，Ｉ
ＧＢＴの縦型半導体装置のスイッチングスピードを向上
する。半導体基板表面近傍にゲッタリング層を形成し、
製造プロセスに依存しない、安定したゲッタリング効果
を得るとともに、縦型パワー半導体装置に対しても、オ
ン電圧の劣化なく応用できるゲッタリング方法を提案す
る。【解決手段】半導体基板上に、略同一の体積にて形成
された、複数の多結晶シリコン領域（表面がシリコン酸
化膜にて覆われた多結晶シリコン層）を、それぞれ縦横
に規則正しく一定の間隔をもつレイアウトにて形成し、
前記多結晶シリコン領域上に、ＳＰＥ法により単結晶シ
リコンエピタキシャル層を形成する。そして、前記多結
晶シリコン領域をキャリア消滅層およびゲッタリング層
として使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、サイリスタ，ＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉ
ｓｔｏｒ），ＣＭＯＳＦＥＴ等のＬＳＩに関するもので
ある。

【０００２】

【背景技術】半導体装置には、パワーデバイスとして使
用されるサイリスタ，ＩＧＢＴがある。

【０００３】このようなサイリスタ，ＩＧＢＴは、スイ
ッチング電源，モータ制御，超音波応用機器等において
広く使用されている。しかしながら、電子機器の多様化
により、サイリスタ，ＩＧＢＴにおけるスイッチングス
ピードのさらなる向上が期待されている。

【０００４】サイリスタ，ＩＧＢＴにおけるスイッチン
グスピード向上対策としては、半導体基板内部に存在す
るキャリアの一部または全部に対して、前記キャリアの
ライフタイムを短くするために、以下に示される〜
に挙げる３つの方法を適用することができる。

【０００５】金，白金などの重金属を半導体装置に拡
散する方法金，白金などの重金属は、半導体基板におい
て、キャリアの再結合中心となるため、キャリアのライ
フタイムを短くすることができる。

【０００６】放射線を半導体装置に照射する方法放射
線を半導体装置に照射することにより、半導体基板は損
傷を受けるため、前記半導体基板内に再結合中心が発生
し、キャリアのライフタイムを短くすることができる。

【０００７】電子線や水素、ヘリウムなどの軽質量の
物質を半導体基板に注入する方法電子線や水素、ヘリウ
ムなどの軽質量の物質の注入により、半導体基板は損傷
を受けるため、再結合中心が発生し、キャリアのライフ
タイムを短くすることができる。

【０００８】しかし、以上の従来方法においては、次に
挙げるような問題点がある。

【０００９】の方法においては、金，白金などの重金
属は、半導体基板において、部分的に拡散することがで
きず、前記半導体基板全体に拡散してしまう。しかも、
前記重金属の拡散速度が速いため、拡散の抑制が比較的
困難である。また、金，白金等の重金属は、前記半導体
基板上、すなわち、基板表面部に形成されたデバイスに
おいて、ｐｎ接合等に損傷を与えるため、ゲート特性あ
るいは接合特性に悪影響を与える。

【００１０】したがって、半導体基板への金，白金など
の重金属の拡散を行うことにより、前記重金属がキャリ
アの再結合中心となって、前記キャリアのライフタイム
を短くするという目的は達成できるものの、サイリス
タ，ＩＧＢＴにおけるリーク電流増加や、オン電圧上昇
等のデバイス特性の悪化が避けられない。

【００１１】また、の方法も、前述したの方法と同
様に半導体ウエハ全体に損傷を与えてしまう。ただし、
の方法においては、放射線照射後に、たとえば、不活
性ガス中で３００℃〜４００℃の温度にてアニール処理
を行うことにより、ゲート特性，接合特性の改善を行う
ことができるため、オン電圧等の回復を行うことがで
き、デバイス特性の悪化を回避することができる。

【００１２】しかし、このアニール処理により、半導体
基板内部の再結合中心も同時に消滅していくため、デバ
イス特性の回復とキャリアのライフタイムの短縮とはト
レードオフ関係があり、完全にオン電圧を回復させるこ
とはできないという問題点がある。

【００１３】の方法においては、前述した，の各
方法と比較して、制御性が良いため、半導体基板内の断
面方向、すなわち、深さ方向に対して部分的に損傷を与
えることができるが、同時に、半導体基板内部の広い範
囲に損傷を与えてしまう。よって、半導体基板表面に形
成された半導体素子領域にも損傷を与えてしまうため、
サイリスタ，ＩＧＢＴのオン電圧は劣化する。

【００１４】また、この場合も、の方法と同様に、ア
ニール処理によりゲート特性，接合特性の改善を行って
前記オン電圧の回復を行うのが一般的であるが、前述し
たように、半導体基板内部の再結合中心も消滅してしま
うため、完全に前記オン電圧を回復させることはできな
いという問題点がある。

【００１５】一方、ＣＭＯＳＦＥＴにおいては、半導体
装置の作製プロセスにおける金属汚染対策としてゲッタ
リング技術が広く利用されている。

【００１６】この方法は、半導体基板上において素子を
形成しない領域、すなわち、非アクティブ領域に、金属
汚染物を集める技術であり、たとえば、半導体基板の深
さ方向における中央部や基板裏面部に金属汚染物を集め
る技術である。代表的なゲッタリング方法としては、以
下に挙げる，に示される２つの方法がある。

【００１７】半導体基板内部において、半導体作製プ
ロセスにおけるアニール工程にて、自動的に結晶欠陥層
を形成し、前記形成された結晶欠陥層をゲッタリング層
として使用するイントリシックゲッタリング技術。

【００１８】半導体基板裏面をサンドブラスト法で荒
らして結晶欠陥を発生させる、または、半導体基板裏面
に多結晶シリコン層を形成し、形成された前記多結晶シ
リコン層を金属汚染吸収層として利用するイクストリシ
ックゲッタリング技術。

【００１９】の技術においては、半導体基板中に混入
された酸素が、アニール工程においてゲッタリング中心
となることによって、結晶欠陥層が形成されるものであ
る。しかし、この場合、デバイス特性を劣化させないた
めに、半導体基板表面付近においては結晶欠陥を発生さ
せないようにして、半導体基板内部においてのみ結晶欠
陥層を形成することが必要である。

【００２０】しかしながら、前記結晶欠陥の発生につい
ては、半導体作製プロセス依存性が高いため、各種の半
導体装置ごとにアニール工程におけるアニール温度等の
最適化が必要であった。たとえば、ＣＭＯＳＦＥＴの作
製プロセスにおいては、ウエル拡散工程やフィールド酸
化膜形成工程におけるアニール工程におけるアニール温
度等のアニール条件の最適化が必要であった。

【００２１】たとえば、ウエル拡散工程は一般に１１０
０℃以上の高温中で行われ、この工程では、半導体基板
表面付近である前記半導体基板中に存在する酸素が外部
に抜ける。そして、この後、９００℃以上の温度にて、
厚いシリコン酸化膜を成長させることにより、前記半導
体基板内部で酸素析出に起因する結晶欠陥層を形成する
ことができる。

【００２２】しかし、前記１１００℃以上の高温中のア
ニールにおいて、酸素の外方拡散が不充分な場合は、半
導体素子形成領域である、半導体基板表面にまで結晶欠
陥形成が及んでしまい、デバイス特性を著しく悪化させ
てしまう。

【００２３】逆に、前記アニール工程において、半導体
基板中の酸素が外部に抜けすぎると、前記半導体基板中
に結晶欠陥層を形成することができず、ゲッタリング効
果を期待することはできない。

【００２４】また、フィールド酸化膜形成工程において
も、ウエル拡散工程と同様に、適切なアニール温度を選
択しないと、半導体基板中の酸素量との依存性との関係
で結晶欠陥が発生しなかったり、半導体基板表面にまで
結晶欠陥形成が及んでしまうことになる。

【００２５】そして、電流を半導体基板表面から裏面方
向へ流す方式の半導体装置においては、半導体基板内部
において抵抗が上がってしまう。この半導体基板内部に
おける抵抗の上昇は、同一基板すなわちウエハ上に形成
された全ての半導体チップ上の全ての半導体素子に対し
て悪影響を及ぼすこととなる。このようにして、サイリ
スタ，ＩＧＢＴのオン電圧の上昇等、デバイス特性の劣
化が発生するため、前記の方法を使用することは困難
であった。

【００２６】すなわち、の方法は、電流を基板の断面
方向に流すタイプのサイリスタ，ＩＧＢＴには使用する
ことができず、また、製造プロセスの依存性が高いた
め、適用する半導体装置ごとに最適化が必要となるもの
であった。

【００２７】の技術は、前記ゲッタリング層をプロセ
スに依存させずに、確実に形成することができるという
特徴を有するが、その反面、半導体基板の裏面にゲッタ
リング層が形成されているため、デバイスが形成される
アクティブ領域、すなわち、半導体基板表面から前記ゲ
ッタリング層までの距離が遠くなる。

【００２８】ここで、一般に、半導体装置作製プロセス
においては、温度が高いほど、半導体基板中の不純物お
よび金属類の拡散速度は速くなる。また、ゲッタリング
を行う結晶欠陥層すなわちゲッタリング層は、半導体基
板表面から数１０μｍの位置に形成されているため、半
導体基板表面とゲッタリング層と間の距離が遠くなる。
したがって、金属が充分に拡散される温度をアニールプ
ロセスとして適用しない限り、ゲッタリングの効果は期
待できない。

【００２９】しかしながら、素子の微細化に伴って半導
体装置作製プロセスにおける低温化が適用され、この低
温化技術の浸透に伴い、より半導体基板表面に近い領域
にゲッタリング層が必要となってきた。それとともに、
素子の微細化の進展により、特にゲート酸化膜形成以降
のプロセスにおける処理温度の低下が検討されている。

【００３０】たとえば、４μｍ程度のパターンルールの
半導体装置においては１０００℃であるアニール温度
が、０．５μｍルール以下になると、９００℃以下とな
る。この１００℃の前記アニール温度の低下により、前
述した金属の拡散距離は約１桁短くなってしまう。この
ため、たとえば、半導体装置作製プロセスの低温化が進
むことにより、のゲッタリング技術による効果が低減
する。

【００３１】すなわち、の方法によれば、ゲッタリン
グ層とデバイス形成領域の距離が遠くなるため、金属の
拡散距離の問題上、近年のデバイスの微細化、プロセス
における低温化が進むことにより、のイクストリシッ
クゲッタリング技術による金属汚染防止効果が低減す
る。

【００３２】以上述べたように、サイリスタ，ＩＧＢＴ
における金属汚染対策としての、イントリシックゲッタ
リング技術またはイクストリシックゲッタリング技術の
適用においても、種々の二次的な問題が発生してしまう
という問題点があった。

【００３３】したがって、半導体装置、特に縦型パワー
デバイスにおけるスピード対策および金属汚染の防止の
両者を実現することは困難であった。

【００３４】

【発明が解決しようとする課題】本発明は、前述したよ
うな問題点を鑑みてなされたものであって、半導体基板
内部にキャリア消滅領域を形成することによって、半導
体装置のスイッチングスピードを向上することを目的と
することにある。

【００３５】本発明の他の目的は、前記キャリア消滅領
域を、オン電圧の劣化を伴わない構造とすることにあ
る。

【００３６】本発明の他の目的は、半導体基板内におい
て、素子が形成される基板表面近傍に多結晶シリコン領
域によるゲッタリング層を形成することにより、プロセ
スに依存しない、安定したゲッタリング効果を得ること
にある。

【００３７】本発明の他の目的は、従来のイントリシッ
クゲッタリング技術では不可能であった、電流を半導体
基板表面から裏面に流す方式の縦型パワーデバイスに対
しても、オン電圧の劣化なく応用できるゲッタリング方
法を提案することにある。

【００３８】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された第１の単結晶シリコン層上
に、所定のパターンで部分的に存在する多結晶シリコン
層および前記多結晶シリコン層を埋め込んで形成された
第２の単結晶シリコン層を含むことを特徴とする。

【００３９】したがって、本発明の半導体装置によれ
ば、前記複数の多結晶シリコン層をそれぞれキャリアの
再結合中心とすることができるので、半導体ウエハに損
傷を与えずに、かつデバイス特性を悪化させることなく
スイッチングスピードを向上することができる。さら
に、前記第２の単結晶シリコン層の形成プロセスとして
固相エピタキシャル成長法を適用しているために、前記
半導体基板において素子が形成される、前記第２の単結
晶シリコン層表面近傍にゲッタリング領域を形成するこ
とができるので、製造プロセスに依存しない、安定した
ゲッタリング効果を得ることができるとともに、製造プ
ロセスを低温化することができ、素子の微細化に対応す
ることができる。

【００４０】また、この半導体装置は、前記多結晶シリ
コン層は、半導体チップにおいて、一定幅の直線状に
て、一定の間隔にて複数本形成されており、前記複数本
の直線状に形成された多結晶シリコン層と交差するよう
に、一定幅の直線上に、一定の間隔にて複数本形成され
ることにより、前記多結晶シリコン層が格子状または島
状のパターンにて形成されるものであることが望まし
い。

【００４１】この半導体装置によれば、前記半導体装置
における前記多結晶シリコン層の占有面積を大きくする
ことができるため、前記効果を著しく向上することが可
能となる。

【００４２】また、この半導体装置は、ゲート電極に印
加する電圧によってチャネル形成領域におけるチャネル
の形成／非形成を制御する絶縁ゲート型半導体装置に適
用することができる。

【００４３】この半導体装置によれば、電流を半導体基
板表面から裏面に流す方式の縦型パワーデバイスに適用
しても、オン電圧の劣化なく前記効果を奏することが可
能である。

【００４４】さらに、この半導体装置において、前記ゲ
ート電極は、トレンチ構造を有するように構成しても良
い。

【００４５】この半導体装置によれば、さらに、素子を
微細化することが可能となるので、半導体装置を大幅に
小型化することが可能となる。

【００４６】また、この半導体装置において、本発明の
前記多結晶シリコン層は、略同一の体積にて形成される
とともに、前記半導体基板の深さ方向にて同一の深さ
で、複数形成されていることが望ましい。

【００４７】この半導体装置によれば、前記多結晶シリ
コン層をキャリア消滅領域として使用することで、半導
体チップ並びに半導体ウエハ全面にキャリア消滅効果が
及ぶようにすることができる。

【００４８】この半導体装置において、前記多結晶シリ
コン層は、所定の間隔をもって形成されていることが望
ましい。

【００４９】この半導体装置によれば、前述した点に加
え、デバイスオン時のオン電圧上昇効果を、無視できる
程度に小さくすることができる。

【００５０】この半導体装置において、前記多結晶シリ
コン層は、半導体基板の深さ方向において複数の層に分
割されて形成されていることが望ましい。

【００５１】この半導体装置によれば、多結晶シリコン
層をより多く半導体チップ内に形成することができるの
で、前記多結晶シリコン層をキャリア消滅領域として使
用することで、半導体チップ並びに半導体ウエハ全面に
キャリア消滅効果が及ぶようにすることができる。

【００５２】この半導体装置は、サイリスタおよびＩＧ
ＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒ
Ｔｒａｎｓｉｓｕｔｏｒ）等の縦型の半導体装置に適
用することができ、前述した効果と同様の効果を奏する
ことができる。

【００５３】本発明の半導体装置は、ＣＭＯＳＦＥＴに
適用できる。

【００５４】この半導体装置によれば、固相エピタキシ
ャル成長法を製造プロセスとして適用することによっ
て、プロセスを増加させることなく、また、プロセスに
依存することなくゲッタリング層を形成することができ
るため、ＣＭＯＳＦＥＴの歩留りを向上することがで
き、かつ低温プロセスを適用することができ、素子の微
細化に対応することができる。

【００５５】本発明の半導体装置は以下の製造方法によ
って得られる。

【００５６】この半導体装置の製造方法は、半導体基板
は、単結晶シリコンにより形成されていると共に、前記
半導体基板の表面に多結晶シリコン層が形成される第１
工程と、前記多結晶シリコン層の表面を覆うようにシリ
コン酸化膜が形成される第２工程と、前記シリコン酸化
膜と前記半導体基板との表面に多結晶シリコン層を形成
した後、熱処理を施すことにより、前記半導体基板の露
出面からなるシード領域を起点とする固相エピタキシャ
ル成長法により単結晶シリコン層が形成される第３工程
とを含む工程を含む。

【００５７】この製造方法によって得られる半導体装置
によれば、固相エピタキシャル成長法により、容易に、
前記半導体基板において素子が形成される、前記単結晶
シリコン層表面近傍にゲッタリング領域を形成すること
ができるので、製造プロセスに依存しない、安定したゲ
ッタリング効果を得ることができるとともに、製造プロ
セスを低温化することができ、素子の微細化に対応する
ことができる。

【００５８】

【発明の実施の形態】

（実施の形態１）本発明の半導体装置の要部を、図１
（ａ），（ｂ）の多結晶シリコン領域の平面レイアウト
パターンを示す図，図２（ａ），（ｂ）の多結晶シリコ
ン領域を含むデバイスの要部断面図に基づき説明する。

【００５９】図２（ａ），（ｂ）には多結晶シリコン領
域１が形成されている部分のデバイスの要部断面図が模
式的に示されている。なお、図２においては、不純物拡
散層などの半導体素子領域については、記載が省略され
ている。

【００６０】図２（ａ）においては、シリコン基板３上
に、多結晶シリコン領域１が一定の間隔をもって複数、
かつ同一の層にて形成されている。前記複数の多結晶シ
リコン領域１は、多結晶シリコン層の表面がシリコン酸
化膜に覆われることによって各々形成されている。そし
て、この多結晶シリコン領域１上に、単結晶シリコン領
域２が、固相エピタキシャル成長法（ＳＰＥ；Ｓｏｌｉ
ｄＰｈａｓｅＥｐｉｔａｘｙ）により形成されてい
るが、本デバイスの作製プロセスおよび前記ＳＰＥ法の
具体的な説明については後述する。

【００６１】図２（ｂ）には、図２（ａ）に示される、
多結晶シリコン領域１が、深さ方向に複数、たとえば３
層にて形成されたデバイスの要部断面図が示されてい
る。そして、複数の多結晶シリコン領域１は各々単結晶
シリコン領域２に覆われて形成されている。

【００６２】図２（ｂ）の半導体装置は、図２（ａ）の
半導体装置と比較すると、多結晶シリコン領域１の形成
プロセスと単結晶シリコン領域２の形成プロセスを各々
３回ずつ行わなければならない。したがって、半導体装
置としての作製プロセスは複雑化するものの、多結晶シ
リコン領域の数は平面的に見た同一領域で数倍に増加す
るため、金属汚染の防止並びにスイッチングスピードの
向上という効果が非常に大きくなる。

【００６３】図１（ａ），（ｂ）の多結晶シリコン領域
の平面レイアウトパターン図は、図２（ａ）におけるＡ
−Ａ線に沿った平面におけるパターンを示し、それぞれ
半導体基板３（図２参照）上に複数形成された多結晶シ
リコン領域１と単結晶シリコン領域２の平面レイアウト
パターンについて示している。

【００６４】図１（ａ）に示される半導体デバイスにお
いては、多結晶シリコン領域１は略同一の体積にて形成
され、かつ複数の前記多結晶シリコン領域１が、それぞ
れ縦横に規則正しく一定の間隔をもって配列されること
により形成されている。ここで、本明細書においては、
前記多結晶シリコン領域１は、後に示すように、シリコ
ン酸化膜に表面が覆われた多結晶シリコン層からなる領
域全体をさす。

【００６５】また、図１（ｂ）に示される半導体デバイ
スにおいては、図１（ａ）の多結晶シリコン領域１が複
数分割されてレイアウトされているのに対し、図１
（ｂ）の多結晶シリコン領域は連続されてレイアウトさ
れている。つまり、前記多結晶シリコン領域１が、半導
体基板３上に格子状に形成され、前記格子状に形成され
た多結晶シリコン領域１の内部、すなわち前記多結晶シ
リコン領域１が形成されていない部分に前記単結晶シリ
コン領域２が形成されている。

【００６６】図１（ａ），（ｂ）に示されているよう
な、多結晶シリコン領域・単結晶シリコン領域の平面レ
イアウトパターンは、半導体基板３上に形成されたすべ
ての半導体チップに対しても同一のパターンとなる。つ
まり、半導体基板全面に、多数の多結晶シリコン領域
が、半導体素子領域の下部に埋め込まれて形成されてい
るものである。そして、図１（ａ），（ｂ）に示されて
いるように、半導体基板を上面から平面的に見て、前記
多結晶シリコン領域１が部分的に所定のパターンをもっ
て埋め込まれて形成されている。

【００６７】次に、本実施の形態の半導体装置（図２
（ａ））の多結晶シリコン領域および単結晶シリコン領
域の形成プロセスについて、図３に基づき説明する。

【００６８】図３（ａ）〜（ｅ）に、本実施の形態の半
導体装置における多結晶シリコン領域と単結晶シリコン
領域の形成プロセスについて示す。

【００６９】シリコン基板３上に多結晶シリコン層４０
を、たとえば、減圧ＣＶＤ法により、約６３０℃，モノ
シランガスＳ_iＨ₄にて、０．０５〜１．０μｍ程度の厚
みで形成する。この多結晶シリコン層４０の厚みは、プ
ロセス制御により所望の厚みに制御することができる。
（図３（ａ））次に、前記多結晶シリコン層４０を、フ
ォトリソグラフィーとＲＩＥなどのエッチングにより所
定のパターンに加工し、複数の多結晶シリコン層４を形
成する。（図３（ｂ））その後、半導体ウエハを拡散炉
等の酸化処理装置内に配置し、前記半導体ウエハ表面を
約６００℃の雰囲気中で酸化することにより、前記各多
結晶シリコン層４の表面かつ半導体基板３全面にシリコ
ン酸化膜５０を形成する。（図３（ｃ））そして、再
度、フォトリソグラフィーとＲＩＥなどのエッチングに
より前記シリコン酸化膜５０のパターニングを行い、前
記各多結晶シリコン層４０の表面を覆うようなパターン
でシリコン酸化膜５を形成することにより、多結晶シリ
コン領域１が形成される。この半導体装置の作製プロセ
スにおいて、前記多結晶シリコン領域１の厚みは、たと
えば、約０．０５〜１．０μｍ程度にすることができる
（図３（ｄ））。

【００７０】次に、半導体基板３上に形成された自然酸
化膜をたとえば希フッ化水素溶液に浸すことによって除
去する。次いで、半導体基板３の全面に、たとえば減圧
ＣＶＤ法によって多結晶シリコン層を形成した後、約６
００℃程度の所定時間のアニールにより、半導体基板３
の露出部からなるシード部（種結晶部）を起点とするＳ
ＰＥを生じせしめ、前記多結晶シリコン層を単結晶化
し、単結晶シリコン層２を形成する。このことにより、
前記各多結晶シリコン領域１は、ＳＰＥ法により形成さ
れた単結晶シリコン領域２により埋め込まれる（図３
（ｅ））。

【００７１】なお、前記ＳＰＥ法に関しては、本願出願
人が先に提案している方法（特願平６−１９３６０４号
に開示されている技術）を利用することができる。

【００７２】このようにして、図３（ａ）〜（ｅ）に示
されるプロセスにより、前記多結晶シリコン領域１を、
埋め込むようにして、半導体基板３全面に単結晶シリコ
ン領域２が形成される。

【００７３】また、前記単結晶シリコンエピタキシャル
層２の形成（図３（ｅ）の工程）については、前述した
方法以外の方法を適用することもできる。すなわち、多
結晶シリコン層１の埋め込みにはＳＰＥ法を使用し、そ
の後の単結晶シリコン領域形成プロセスにおいては、成
膜速度の速い常圧のＣＶＤ法によるエピタキシャル成長
法を用いることもできる。

【００７４】このように、ＳＰＥ法を利用した半導体装
置の作製プロセスによって本発明の半導体装置を作製す
ることができる。この半導体装置では、オン抵抗の劣化
を伴わないスイッチングスピード改善を行うことができ
る。

【００７５】すなわち、本発明の半導体装置において
は、前記多結晶シリコン領域１では、キャリアのライフ
タイムが極端に短く、それ自体がキャリア消滅領域とし
て作用する。したがって、これをパワーデバイス、たと
えばサイリスタ，ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａ
ｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）等に応
用すれば、スイッチングスピードを改善することができ
る。

【００７６】このキャリア消滅領域の効果は、前記単結
晶シリコン領域の不純物濃度に依存するが、たとえば、
前記単結晶シリコン領域の不純物濃度を、１×１０¹³〜
１×１０¹⁶ｃｍ^-3程度にすることにより一層の効果を奏
することができる。

【００７７】そして、前記多結晶シリコン領域１の周囲
１０μｍ程度の範囲で、キャリアのライフタイムを消滅
させることができるので、同一の層に形成された、前記
多結晶シリコン領域１同志の間隔を１〜１０μｍとして
形成することで、前記効果を奏することができる。

【００７８】すなわち、例えば、図１（ａ）の多結晶シ
リコン領域の平面レイアウトパターンにおいては、図１
（ａ）に示される幅ａを９μｍ，幅ｂを１μｍに設定し
て多結晶シリコン領域１をレイアウトする。すなわち、
多結晶シリコン領域１同志の間隔が９μｍである、長方
形状の多結晶シリコン領域１を１μｍ角にて形成するこ
とができるようにレイアウトを行う。このレイアウトに
よれば、前記多結晶シリコン領域１を、前述したキャリ
ア消滅領域として使用することで、半導体チップ並びに
半導体ウエハ全面にキャリア消滅効果が及ぶようにする
ことができる。

【００７９】一方、この多結晶シリコン領域１の半導体
ウエハ全体に対する占有面積の割合は、図１（ａ）の例
で、１００μｍ²角の正方形内に１μｍ²角の多結晶シリ
コン領域が存在していることになるため、面積としては
全体の１％を占有することになる。よって、本発明によ
れば、デバイスオン時のオン電圧上昇効果を、無視でき
る程度に小さくすることができる。

【００８０】また、図１（ｂ）の平面レイアウトパター
ンにおいては、図１（ｂ）における幅ａを９μｍ，幅ｂ
を１μｍに設定して、多結晶シリコン領域１のレイアウ
トパターンを、１μｍの幅、一辺を９μｍとした格子状
に設定する。このとき、図１（ａ）の多結晶シリコン領
域１の占有面積よりも、図１（ｂ）の多結晶シリコン領
域１の占有面積の方が大きくなるため、前述したキャリ
ア消滅領域として使用することで、半導体チップ並びに
半導体ウエハ全面にキャリア消滅効果が及ぶようにする
ことができる。

【００８１】さらに、図２（ｂ）に示されるような、多
層構造の多結晶シリコン領域１においても、前述した理
由と同様の理由により、１層目と２層目、および２層目
と３層目の前記多結晶シリコン領域１同志の間の距離、
たとえば、図２（ｂ）における多結晶シリコン領域１
ａ，１ｂ間および１ｂ，１ｃ間の距離ｃは、約０．１〜
１０μｍに設定することができる。したがって、前記多
結晶シリコン領域１は、キャリア消滅領域として使用す
ることで、半導体チップ並びに半導体ウエハ全面におい
て、スイッチングスピードを向上させることができる。

【００８２】すなわち、図１（ａ），（ｂ），図２
（ａ），（ｂ）のような、半導体装置の平面または断面
レイアウトパターンにおいて、前記多結晶シリコン領域
１のチップ占有面積が大きいほど、ゲッタリング層，キ
ャリア消滅層としての効果は大きくなる。しかし、前記
多結晶シリコン領域１の占有面積が大きくなりすぎる
と、デバイスのオン電圧の上昇を招いてしまうので、前
記多結晶シリコン領域１のレイアウトを最適化すること
が必要となる。

【００８３】ゲッタリングとしては、図４に示されるイ
ントリシックゲッタリング方法が、一般に知られてい
る。このイントリシックゲッタリングとよばれる、ゲッ
タリング方法は、半導体ウエハ内部、すなわち、半導体
基板３上かつ無結晶欠陥領域７中に結晶欠陥領域６を形
成し、これをゲッタリング領域として利用する方法であ
る。

【００８４】従来は、縦方向に電流を流すタイプのパワ
ーデバイスにおいては、図４に示されるように、結晶欠
陥領域６が存在すると、この部分の抵抗が増加し、デバ
イスのオン電圧の劣化を招くため、ゲッタリング方法と
しては、イントリシックゲッタリング方法を適用するこ
とができなかった。

【００８５】しかし、本実施の形態の半導体装置のよう
に、図１（ａ），（ｂ），図２（ａ），（ｂ）に示され
るように、多結晶シリコン領域を、部分的に単結晶シリ
コン領域に埋め込み、これをゲッタリング領域として利
用すれば、上述したようにオン電圧の劣化を伴わないゲ
ッタリング領域の形成が実現できる。

【００８６】また、前記ゲッタリング領域の数は、半導
体ウエハ上方から見る方向に対し、上記図１（ａ）のレ
イアウトでは１０⁶個／ｃｍ²となる。したがって、一般
にイントリシックゲッタリングのゲッタリング領域の結
晶欠陥の数は１０⁵〜１０⁶個／ｃｍ²であれば充分であ
るとされているので、本実施の形態による方法によって
充分なゲッタリング効果を得ることができる。さらに、
図１（ｂ）のレイアウトでは、多結晶シリコン領域の格
子状パターンの幅を選択することによってゲッタリング
領域の半導体チップ全体に対する占有面積が増加させる
ことができるため、さらなるゲッタリング効果が期待で
きる。

【００８７】また、図２（ａ），（ｂ）においても、前
述した点から多結晶シリコン領域１の数が多いほど、ゲ
ッタリング効果は大きくなるため、ゲッタリングのみの
観点からは図２（ｂ）の方が図２（ａ）よりも効果的で
ある。その反面、前述したように、前記多結晶シリコン
領域１を形成するプロセスが複雑になるため、半導体装
置としても全体的にプロセスが複雑になるとともに、前
述したオン電圧の上昇についても考慮した、ゲッタリン
グ領域のレイアウトの最適化が必要となる。すなわち、
ゲッタリング領域の３次元的なレイアウトにおいては、
図１（ａ），（ｂ）に示す平面的なパターンと、図２
（ａ），（ｂ）に示す断面的なパターンを組み合わせる
ことにより、多結晶シリコン領域のレイアウトを容易に
最適化がすることができる。

【００８８】一方、ＣＭＯＳＦＥＴに代表されるＬＳＩ
においては、図４に示すイントリシックゲッタリングが
広く使用されている。このイントリシックゲッタリング
は、前述したようにシリコン基板内部に、図４に示され
る結晶欠陥領域６のような微小結晶欠陥を、無結晶欠陥
領域７に対して、面積的に大きく占有させるように形成
することで、シリコン基板自体にゲッタリング能力を持
たせようとする方法である。

【００８９】すなわち、半導体ウエハ製造プロセスにお
いて、前記半導体ウエハ中に溶け込んだ酸素は、アニー
ルを行うことによって酸素析出物，転移などの微小結晶
欠陥を内部に発生させ、ゲッタリング中心となる。微小
結晶欠陥の発生は、結晶中の酸素濃度，炭素などの析出
核分布，熱履歴に強く依存するので、結晶育成から素子
形成プロセスまでを通して半導体ウエハを設計，最適化
することが重要である。

【００９０】そして、半導体素子形成プロセスにおい
て、アニールにより酸素の析出は進行するから、前述し
たようにして最適化された半導体ウエハを使用すること
により、素子形成プロセスを行うだけでゲッタリング能
力を最後まで持続することができる。

【００９１】すなわち、イントリシックゲッタリング技
術によれば、シリコン結晶内部に微小結晶欠陥を発生さ
せ、その微小欠陥結晶領域でゲッタリングするのである
から、素子活性領域は無欠陥に保たなければならない。

【００９２】しかし、前述したように、半導体装置の微
細化が進むと、半導体装置作製プロセスの低温化が進
み、より素子形成領域に近い領域、すなわち、アクティ
ブ領域にてゲッタリング領域が必要になる。しかし、シ
リコン基板内部に結晶欠陥を形成するイントリシックゲ
ッタリング方法においては、結晶欠陥の位置を、たとえ
ば±１μｍ程度以下で正確に制御することは不可能であ
る。

【００９３】この対策として、多結晶シリコン領域を全
面に形成した半導体ウエハをはりあわせ、研磨して薄く
する方法も考えられるが、現在の研磨技術では前記結晶
欠陥の位置を±１μｍ程度以下で制御することが困難で
あると共に、この方法は電流を縦に流すパワーデバイス
には適用できないという問題点があった。

【００９４】しかしながら、微細ＬＳＩにおけるゲッタ
リング方法の改善を目的とした本発明の方法において
は、半導体素子形成領域とゲッタリング領域の距離はＳ
ＰＥ法又はエピタキシャル成長による単結晶シリコン領
域の厚みで制御することができる。したがって、本発明
の半導体装置によれば、この程度の半導体素子形成領域
とゲッタリング領域の距離の制御は容易であり、デバイ
ス領域の特性劣化を招かないごく近くの領域にゲッタリ
ング領域を形成することができる。

【００９５】以上説明したように、本発明の半導体装置
によれば、半導体基板内部にオン電圧の劣化を伴わない
構造のキャリア消滅領域を形成することによって、半導
体装置のスイッチングスピードを向上することができ
る。また、半導体基板において素子が形成される基板表
面（単結晶シリコンエピタキシャル層表面）近傍にゲッ
タリング領域を形成することができるので、プロセスに
依存しない、安定したゲッタリング効果を得ることがで
きるとともに、製造プロセスを低温化することができ、
素子の微細化に対応することができる。

【００９６】更に、本発明は、電流を半導体基板表面か
ら裏面に流す方式の縦型パワーデバイスに対しても適用
することができ、オン電圧の劣化なくイントリシックゲ
ッタリングを実施することができる。

【００９７】（実施の形態２）実施の形態１において
は、各デバイスについて共通した多結晶シリコン領域の
形成方法、言い換えれば、キャリア消滅領域，ゲッタリ
ング領域の形成方法について説明してきた。そして、前
述したように、前記多結晶シリコン領域は、種々の半導
体装置に適用することができる。

【００９８】実施の形態２において、本発明をサイリス
タに応用した例を示す。

【００９９】図５（ｂ）に実施の形態２のサイリスタの
デバイスの要部断面図を示す。実施の形態２のサイリス
タにおいては、スイッチングスピード改善のため、ｐ⁺
型シリコン基板３上に形成されたｎ型単結晶シリコンエ
ピタキシャル層１１をシード部として、図３に示される
ＳＰＥ法により形成されたｎ型単結晶シリコンエピタキ
シャル層１２に、多結晶シリコン領域１を埋め込んで形
成したものである。また、この多結晶シリコン領域１
は、ゲッタリング層としても機能しているため、サイリ
スタの歩留り向上も図ることができる。

【０１００】実施の形態２のサイリスタにおいては、ｐ
⁺型シリコン基板３上に形成されたｎ型単結晶シリコン
エピタキシャル層１１上に、多結晶シリコン領域１が複
数形成されている。そして、前記複数の多結晶シリコン
領域１を埋め込むようにしてｎ型単結晶シリコン層エピ
タキシャル１２ａが形成されており、このｎ型単結晶シ
リコン層エピタキシャル１２ａ内に、ｎ⁺型拡散層によ
り形成されたカソード領域２６が形成されている。

【０１０１】また、前記ｎ⁺型拡散層により形成された
カソード領域２６を挟んで、ｐ⁺型拡散層により形成さ
れたゲート領域２７が形成されている。

【０１０２】前記カソード領域２６上には、単結晶シリ
コン層により形成されたカソード電極１４、前記ゲート
領域２７上にはゲート電極１３が設けられ、前記カソー
ド電極１４、前記ゲート電極１３間は、シリコン酸化膜
５４により絶縁されている。さらに、前記ｐ⁺型シリコ
ン基板３の裏面には、前記カソード電極１３と対向する
ように、単結晶シリコン層にて形成されたアノード電極
１５が形成されている。

【０１０３】図５（ａ）に実施の形態２のサイリスタの
回路図を示し、実施の形態２のサイリスタの動作を説明
する。

【０１０４】このサイリスタは静電誘導型バイポーラト
ランジスタＱ１とｐｎｐトランジスタＱ２が組み合わせ
られた構造として説明することができる。

【０１０５】ここで、バイポーラトランジスタとして動
作する領域は、ゲート領域２７，カソード領域２６，お
よびｐ⁺型シリコン基板３である。

【０１０６】通常ゲートＧ・カソードＣ間にバイアスが
加えられていない状態では、アノードＡに電圧を印加し
ても、バイポーラトランジスタＱ１，ｐｎｐトランジス
タＱ２の両トランジスタはオフ状態にあるため、サイリ
スタはオフ状態にある。

【０１０７】次に、ゲート電極Ｇ（１３）に正の電圧を
加えると、ゲート領域２７から正孔が、カソード領域２
６から電子が、チャネル領域へ注入され、前記正孔、電
子電流がゲート電流として流れる。前記正孔，電子は、
前記チャネル領域内部に充満し、カソード領域２６の中
へ流れ込む、所謂伝導率変調の状態になる。この状態
は、カソード領域２６にキャリアが充満している状態で
あり、すなわちバイポーラトランジスタＱ１のオン状態
と同等である。

【０１０８】次にアノード電極Ａ（１５）側に正電圧を
加えることにより、ｐｎｐトランジスタＱ２をオンさせ
る。アノード電極Ａ側に正電圧を加えることにより、ゲ
ート領域２７とｐ⁺型シリコン基板３から正孔が、カソ
ード領域２６から電子が注入される。これはカソード電
極Ｃ（１４）から注入された電子とアノード電極Ａ（１
５）から注入された正孔とがアノード電流として流れる
ことを示している。

【０１０９】このようなサイリスタにおいてターンオン
を速くするためには、ゲート電極Ｇに電圧が印加される
ことにより、いかに多くの電子をカソードから注入させ
るかがポイントとなる。

【０１１０】次に、実施の形態２のサイリスタの作製プ
ロセスを図６（ａ）〜（ｄ）を用いて説明する。また、
実施の形態２においては、多結晶シリコン領域を１層に
て形成するものとし、実施の形態１と同一の部材につい
ては同一符号にて示し、実施の形態１と同様な部分につ
いては省略して説明する。

【０１１１】まず、ｐ⁺型シリコン基板３上に、約１０
００〜１１５０℃，モノシランＳ_iＨ₄または塩化シリコ
ンガスＳ_i2Ｃｌ₂を使用して、常圧ＣＶＤ法により、単
結晶シリコンエピタキシャル層を５〜１００μｍの厚み
にて成長させる。そして、前記単結晶シリコンエピタキ
シャル層に、例えば、リンＰを打ち込むことによって、
ｎ型単結晶シリコンエピタキシャル層１１を形成する。
このｎ型単結晶シリコンエピタキシャル層１１厚みは、
所望の耐圧に適合させて設定することができる。

【０１１２】次に、前記ｎ型単結晶シリコンエピタキシ
ャル層１１上に、多結晶シリコン領域１を実施の形態１
で説明した方法により複数形成する。この多結晶シリコ
ン領域１の平面レイアウトパターンは、例えば、図１
（ａ），（ｂ）に例示するようなパターンをいずれも適
用することができる（図６（ａ））。

【０１１３】次に、例えば、約１０００〜１１５０℃、
モノシラン，ジシラン，または塩化シラン等を使用して
常圧ＣＶＤ法により多結晶シリコン層を形成する。次い
で、ＳＰＥ法により、前記ｎ型単結晶シリコンエピタキ
シャル層１１の露出面をシード部として、単結晶シリコ
ンエピタキシャル層を形成し、例えば、リンＰを打ち込
むことによって、前記シリコン酸化膜５上に、ｎ型単結
晶シリコンエピタキシャル層１２ａを形成する。

【０１１４】このとき、図６（ｂ）に示すように、前記
ｎ型単結晶シリコンエピタキシャル層１２ａを薄く形成
しておいて、その上に常圧ＣＶＤ法により膜厚のｎ型単
結晶シリコンエピタキシャル層１２ｂを形成する方法
と、図６（ｃ）に示すような全てＳＰＥ法でｎ型単結晶
シリコンエピタキシャル層１２ａを形成する方法とがあ
り、いずれの方法も使用することができる。実施の形態
２における、図６においては、後者の方法を適用した場
合について例を示している。

【０１１５】そして、例えば、ボロンＢを前記ｎ型単結
晶シリコンエピタキシャル１２ｂに拡散することによ
り、ｐ⁺型拡散層を形成してゲート領域２７とするとと
もに、例えば、リンＰを前記ｎ型単結晶シリコンエピタ
キシャル１２ｂに拡散することにより、ｎ⁺型拡散層を
形成して、カソード領域２６とする。さらに、一般的な
電極形成方法にて、単結晶シリコンエピタキシャル層を
形成することにより、ゲート電極１３，カソード電極１
４，アノード電極１５を形成し、基本的なサイリスタ構
造が形成される（図６（ｄ））。

【０１１６】以上説明したように、本発明のサイリスタ
の作製プロセスは、ＳＰＥ法の特質を利用して、容易
に、半導体基板内部にオン電圧の劣化を伴わない構造に
てキャリア消滅領域を形成し、サイリスタのスイッチン
グスピードを向上することができる。

【０１１７】また、実施の形態２の方法によれば、半導
体基板表面（ｎ型単結晶シリコンエピタキシャル層表
面）近傍にゲッタリング層を形成することができるた
め、プロセスに依存しない、安定したゲッタリング効果
を得ることができるサイリスタを実現することができ
る。したがって、本発明のサイリスタによれば、低温プ
ロセスを採用することができ、素子の微細化に対応する
ことができる。

【０１１８】（実施の形態３）次に、本発明をＩＧＢＴ
（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒ
ａｎｓｉｓｔｏｒ）に応用した例を実施の形態３にて説
明する。

【０１１９】図７（ａ）に本発明のＩＧＢＴの回路図を
示す。

【０１２０】ＩＧＢＴは、図７（ａ）に示すような、Ｍ
ＯＳトランジスタＭ１を入力段トランジスタとし、ｐｎ
ｐバイポーラトランジスタＱ１を出力段トランジスタと
するコンプリメンタリ接続のダーリントン（インバーテ
ッドダーリントン）バイポーラ・ＭＯＳ複合トランジス
タである。

【０１２１】図７（ｂ）に実施の形態３のＩＧＢＴのデ
バイスの要部断面図を示す。実施の形態３のＩＧＢＴに
おいては、実施の形態２のサイリスタと同様に、スイッ
チングスピード改善のため、ｐ⁺型シリコン基板３上に
形成されたｎ型単結晶シリコンエピタキシャル層１１を
シード部として、ＳＰＥ法により形成されたｎ型単結晶
シリコンエピタキシャル層１２ａ内に、多結晶シリコン
領域１を埋め込んで形成したものである。また、この多
結晶シリコン領域１はゲッタリング層としても機能して
いるため、ＩＧＢＴの歩留り向上も図ることができる。

【０１２２】ところで、実施の形態３のＩＧＢＴにおい
ては、ｐ⁺型シリコン基板３（コレクタ）上に、形成さ
れたｎ型単結晶シリコンエピタキシャル層１１上に、多
結晶シリコン領域１が複数形成されている。そして、前
記複数の多結晶シリコン領域１を埋め込むようにしてｎ
型単結晶シリコンエピタキシャル層１２ａが形成されて
いる。そして、前記ｎ型単結晶シリコンエピタキシャル
層１２ａの表面近傍に、ｐ型ボディ層２９（エミッタ）
が形成されており、その内部には、ｎ⁺型拡散層がソー
ス領域２２として形成されている。

【０１２３】そして、前記ソース領域２２上にはシリコ
ン酸化膜５５が形成され、さらに前記シリコン酸化膜５
５上には多結晶シリコンゲート電極２１が設けられ、さ
らに前記ｐ⁺型シリコン基板３の裏面には、前記多結晶
シリコンゲート電極２１と対向するようにしてアノード
電極１５が形成されている。

【０１２４】次に、実施の形態３のＩＧＢＴの作製プロ
セスについて、図８（ａ）〜（ｃ）および図９（ｄ），
（ｅ）を用いて説明する。また、実施の形態３において
は、多結晶シリコン領域１を１層にて形成するものと
し、実施の形態１及び２と同一の部材については同一符
号にて示し、実施の形態１及び２と同様な部分について
は省略して説明する。

【０１２５】まず、ｐ⁺型シリコン基板３上に、１００
０〜１１５０℃，モノシランＳ_iＨ₄または塩化シリコン
ガスＳ_i2Ｃｌ₂を使用して、常圧ＣＶＤ法により、単結
晶シリコンエピタキシャル層を、５〜１００μｍの厚み
にて成長させる。そして、前記単結晶シリコンエピタキ
シャル層に、たとえば、リンＰを打ち込むことによりｎ
型単結晶シリコンエピタキシャル層１１を形成する。こ
のｎ型単結晶シリコンエピタキシャル層１１の厚みは、
所望の耐圧に適合させて設定することができる。

【０１２６】次に、前記ｎ型単結晶シリコンエピタキシ
ャル層１１上に、多結晶シリコン領域１を、実施の形態
１で説明した方法により複数形成する。この多結晶シリ
コン領域１の平面レイアウトパターンは図１（ａ），
（ｂ）に例示するようなパターンをいずれも適用するこ
とができる。（図８（ａ））次に、例えば、約１０００〜１１５０℃、モノシラン，
ジシラン，または塩化シランなどを使用して常圧ＣＶＤ
法により多結晶シリコン層を形成する。次いで、ＳＰＥ
法により、前記ｎ型単結晶シリコンエピタキシャル層１
１の露出面をシード部として、単結晶シリコンエピタキ
シャル層を形成し、例えば、リンＰを打ち込むことによ
って、前記シリコン酸化膜５上に、ｎ型単結晶シリコン
エピタキシャル層１２ａを形成する。

【０１２７】このとき、図８（ｂ）に示すように、前記
ｎ型単結晶シリコンエピタキシャル層１２ａを薄く形成
しておいて、その上に常圧ＣＶＤ法により膜厚のｎ型単
結晶シリコンエピタキシャル層１２ｂを形成する方法
と、図８（ｃ）に示すような全てＳＰＥ法でｎ型単結晶
シリコンエピタキシャル層１２ａを形成する方法とがあ
り、いずれの方法も使用することができる。実施の形態
３における、図８，図９においては、後者の方法を適用
した場合について例を示している。

【０１２８】次に、前記ｎ型単結晶シリコンエピタキシ
ャル層１２ａの表面に、例えば、ボロンＢを拡散するこ
とにより、ｐ型ボディ層２９を形成し、リンＰを拡散す
ることにより、ｎ⁺型拡散層をソース領域２２を形成す
る。そして、その後、前記ｎ型単結晶シリコンエピタキ
シャル層１２ａの表面にゲート酸化膜５５を形成する。
（図９（ｄ））そして、ゲート電極となる多結晶シリコ
ン層を形成し、フォトリソグラフィーとＲＩＥエッチン
グ方法により前記多結晶シリコン層を加工することで、
多結晶シリコンゲート電極２１を形成し、基本的なＩＧ
ＢＴ構造が形成される（図９（ｅ））。

【０１２９】以上説明したように、本発明のＩＧＢＴの
作製プロセスは、ＳＰＥ法の特質を利用して、容易に、
半導体基板内部に、オン電圧の劣化を伴わない構造にて
キャリア消滅領域を形成し、ＩＧＢＴのスイッチングス
ピードを向上することができる。

【０１３０】また、特に、半導体素子形成領域とゲッタ
リング領域との距離をＳＰＥ法による単結晶シリコンエ
ピタキシャル層の厚みで制御することができるという点
で、実施の形態３に示したような縦方向に電流を流すＩ
ＧＢＴにおいては大きなゲッタリング効果を得ることが
できる。すなわち、半導体基板表面（ｎ型単結晶シリコ
ンエピタキシャル層表面）近傍にゲッタリング層を形成
することができるため、プロセスに依存しない、安定し
たゲッタリング効果を得ることができるＩＧＢＴを実現
することができる。したがって、本発明のＩＧＢＴによ
れば、低温プロセスを採用することができ、素子の微細
化に対応することができる。

【０１３１】（実施の形態４）ＩＧＢＴについて本発明
を適用した例を実施の形態３に示したが、前述したよう
に、半導体装置においては、素子の微細化が進展してい
るため、ＩＧＢＴについてもトレンチゲートを適用して
素子を微細化するというニーズが高まってきた。

【０１３２】本発明をトレンチゲート型ＩＧＢＴに応用
した例について、実施の形態４にて説明する。

【０１３３】図１０に本発明のトレンチゲート型ＩＧＢ
Ｔのデバイスの要部断面図を示す。

【０１３４】本発明のトレンチ型ＩＧＢＴにおいては、
実施の形態２，３のサイリスタ及びＩＧＢＴと同様に、
スイッチングスピード改善のため、ＳＰＥ法により形成
されたｎ型単結晶シリコンエピタキシャル層１２ａに、
多結晶シリコン領域１を埋め込んで形成したものであ
る。また、本発明のＩＧＢＴにおいては、前記多結晶シ
リコン領域１はゲッタリング層としても機能させること
ができるため、トレンチゲート型ＩＧＢＴの歩留り向上
も図ることができる。

【０１３５】ところで、実施の形態４のトレンチゲート
型ＩＧＢＴにおいては、ｐ⁺型シリコン基板３上に形成
されたｎ型単結晶シリコンエピタキシャル層１１上に、
多結晶シリコン領域１が複数形成されている。そして、
前記複数の多結晶シリコン領域１を埋め込むようにして
ｎ型単結晶シリコンエピタキシャル層１２ａが形成され
ている。

【０１３６】そして、このｎ型単結晶シリコンエピタキ
シャル層１２ａの表面近傍に、ｐ型ボディ層２９が形成
されており、その内部には、トレンチ３０が形成されて
いる。そして、前記トレンチ３０の表面に全面的にシリ
コン酸化膜５６が形成され、前記シリコン酸化膜５６上
に多結晶シリコンが埋め込まれて形成されることによ
り、多結晶シリコンゲート電極２１が形成されている。
そして、前記多結晶シリコン領域２１を囲むようにして
ｎ⁺型拡散層が形成され、ソース領域２２として機能し
ている。さらに、前記ｐ⁺型シリコン基板３の裏面に
は、前記多結晶シリコンゲート電極２１と対向するよう
にしてアノード電極１５が形成されている。

【０１３７】トレンチゲート型ＩＧＢＴの作製プロセス
について以下に説明するが、実施の形態４においては、
多結晶シリコン領域１を１層にて形成するものとする。

【０１３８】ｎ型単結晶シリコンエピタキシャル層１２
ａを形成するプロセスまでの工程は、実施の形態３のＩ
ＧＢＴと同一のため、詳細な説明を省略するが、多結晶
シリコン領域１の形成プロセス（図８（ａ））後、多結
晶シリコン領域１上にｎ型単結晶シリコンエピタキシャ
ル層１２ａをＳＰＥ法により形成し、所定の厚みで成長
させる。このとき、ｎ型単結晶シリコンエピタキシャル
層１２ａをＳＰＥ法により薄く形成し、その後、常圧Ｃ
ＶＤ法により膜厚のｎ型単結晶シリコンエピタキシャル
層１２ｂを形成することも可能である。（図８（ｂ）お
よび（ｃ））そして、特に図示しないが、前記ｎ型単結
晶シリコンエピタキシャル層１２ａの表面に、例えば、
ボロンＢを拡散することにより、ｐ型ボディ層２９を形
成する。そして、前記ｐ型ボディ層２９に、フォトリソ
グラフィーとＲＩＥなどのエッチングによりトレンチ３
０を形成する。

【０１３９】次に、前記トレンチ３０に対して、９５０
〜１１５０℃の雰囲気中にて、酸化を行うことにより、
前記トレンチ３０上にシリコン酸化膜５６を形成する。
そして、前記ｐ型ボディ層２９上にリンＰを拡散するこ
とにより、ｎ⁺型拡散層を形成しソース領域２２が形成
される。

【０１４０】そして、トレンチ３０における前記シリコ
ン酸化膜５６上に、前記トレンチ３０を埋め込むように
して常圧ＣＶＤ法等により多結晶シリコンを形成し、フ
ォトリソグラフィーとＲＩＥなどのエッチングにより前
記多結晶シリコンを加工することで、多結晶シリコンゲ
ート電極２１を形成することができ、基本的なトレンチ
ゲート型ＩＧＢＴ構造が形成される。

【０１４１】この例においても、本発明の多結晶シリコ
ン領域１は、キャリア消滅層として働き、オン電圧の上
昇を伴わないスイッチングスピード向上を達成できる。
また、このキャリア消滅層はゲッタリング領域としても
働き、トレンチゲート型ＩＧＢＴの歩留り向上も期待で
きる。

【０１４２】本発明のトレンチ型ＩＧＢＴの作製プロセ
スは、ＳＰＥ法の特質を利用して、容易に、半導体基板
内部に、オン電圧の劣化を伴わない構造にてキャリア消
滅領域を形成し、トレンチ型ＩＧＢＴのスイッチングス
ピードを向上することができる。

【０１４３】また、特に、半導体素子形成領域とゲッタ
リング領域との距離をＳＰＥ法による単結晶シリコンエ
ピタキシャル層の厚みで制御することができるという点
で、実施の形態３に示したような縦方向に電流を流すＩ
ＧＢＴにおいては大きなゲッタリング効果を得ることが
できる。すなわち、半導体基板表面近傍（ｐ型ボディ層
表面近傍）にゲッタリング層を形成し、プロセスに依存
しない、安定したゲッタリング効果を得ることができ
る。したがって、本発明のトレンチゲート型ＩＧＢＴに
よれば、低温プロセスを採用することができ、素子の微
細化に対応することができる。さらに、実施の形態４で
は、トレンチゲート構造を採用したことで、さらなる素
子の微細化に対応しうるデバイスを実現することがで
き、半導体装置の小型化に大いに寄与することができ
る。

【０１４４】（実施の形態５）次に、本発明をＣＭＯＳ
ＦＥＴに応用した実施の形態５について説明する。

【０１４５】図１１（ａ）に本発明のＣＭＯＳＦＥＴを
適用したインバータ回路を示す。

【０１４６】本発明のインバータ回路は、ｐＭＯＳＦＥ
ＴＱ１０と、ｎＭＯＳＦＥＴＱ１１を有する。そして、
前記ｐＭＯＳＦＥＴＱ１０と前記ｎＭＯＳＦＥＴＱ１１
の各ゲートが接続されて、共通の入力ゲートとされてい
る。そして、前記ｐＭＯＳＦＥＴＱ１０と前記ｎＭＯＳ
ＦＥＴＱ１１の各ドレインは互いに接続され、前記ドレ
インが共通の出力ゲートとされている。そして、前記ｐ
ＭＯＳＦＥＴＱ１０のソースには電源電圧Ｖddが印加さ
れ、前記ｎＭＯＳＦＥＴＱ１１のソースには接地電圧が
印加されている。

【０１４７】図１１（ｂ）に、本発明のＣＭＯＳＦＥＴ
のデバイスの要部断面図を示す。実施の形態５のＣＭＯ
ＳＦＥＴにおいては、ｐ⁺型シリコン基板３の表面、す
なわち、ｐ型単結晶シリコンエピタキシャル層２８をシ
ード部として、図３に示されるＳＰＥ法により形成され
たｐ型単結晶シリコンエピタキシャル層３３ａに、多結
晶シリコン領域１を埋め込んで形成したものである。そ
して、実施の形態２〜４と同様に、前記多結晶シリコン
領域１をゲッタリング領域としても機能させることがで
きるため、ＣＭＯＳＦＥＴの歩留りの向上を図ることが
できる。

【０１４８】ところで、実施の形態５のＣＭＯＳＦＥＴ
においては、ｐ⁺型シリコン基板３の表面、すなわち、
ｐ型単結晶シリコンエピタキシャル層２８上に、多結晶
シリコン領域１が複数形成されている。そして、前記複
数の多結晶シリコン領域１を埋め込むようにしてｐ型単
結晶シリコンエピタキシャル層３３ａが形成されてい
る。

【０１４９】さらに前記ｐ型単結晶シリコンエピタキシ
ャル層３３ａ内に、Ｎウエル２３，Ｐウエル２０が形成
されており、前記Ｎウエル２３内に、ソース領域または
ドレイン領域として機能するｐ⁺型拡散層３４ａ，３４
ｂが形成され、前記Ｐウエル２０内に、ソース領域また
はドレイン領域として機能するｎ⁺型拡散層３４ｃ，３
４ｄが形成されている。

【０１５０】そして、前記Ｐウエル２０及びＮウエル２
３表面にＬＯＣＯＳ酸化膜３５が全面的に形成されてい
るので、前記ｐ⁺型拡散層３４ａ，３４ｂおよびｎ⁺型拡
散層３４ｃ，３４ｄ上に、前記ＬＯＣＯＳ酸化膜３５の
一部分である、薄いシリコン酸化膜がそれぞれ形成され
ており、前記Ｐウエル２０側及びＮウエル２３側の前記
シリコン酸化膜上にゲート電極１３ｎ，１３ｐがそれぞ
れ形成されている。

【０１５１】これらのゲート電極は、それぞれ、ｎＭＯ
ＳＦＥＴにおけるゲート電極１３ｎと、ｐＭＯＳＦＥＴ
１３ｐにおけるゲート電極である。そして、前記ゲート
電極１３ｎ，１３ｐ上に層間絶縁膜２４が形成されてお
り、前記金属配線２５と前記ゲート電極１３ｎ，１３ｂ
とをそれぞれ絶縁している。また、前記金属配線２５
は、部分的に前記層間絶縁膜２４内にも貫通して形成さ
れており、前記金属配線２５は前記ｎ⁺型拡散層１３
ａ，１３ｂおよびｐ⁺型拡散層１３ｃ，１３ｄとを接続
している。このことにより、ＭＯＳＦＥＴにおけるソー
ス電極，ドレイン電極を引き出すことができ、ｐＭＯＳ
ＦＥＴ、ｎＭＯＳＦＥＴに流れる電流を金属配線２５上
に取り出すことができる。

【０１５２】次に、実施の形態５のＣＭＯＳＦＥＴの作
製プロセスについて、図１３（ａ）〜（ｄ）を用いて説
明する。また、実施の形態５においては、多結晶シリコ
ン領域１すなわちゲッタリング層を１層にて形成するも
のとし、実施の形態１〜４と同一の部材については同一
符号にて示し、実施の形態１〜４と同様な部分について
は省略して説明する。

【０１５３】まず、前記ｐ型シリコン基板３（ｐ型単結
晶シリコンエピタキシャル層２８）上に、多結晶シリコ
ン領域１を実施の形態１で説明した方法により複数形成
する。この多結晶シリコン領域１の平面レイアウトパタ
ーンは図１（ａ），（ｂ）に例示するようなパターンを
いずれも適用することができる（図１２（ａ））。

【０１５４】次に、例えば、約１０００〜１１５０℃，
モノシラン，ジシラン，または塩化シランなどを使用し
て常圧ＣＶＤ法により多結晶シリコン層を形成する。次
いで、ＳＰＥ法により、前記ｐ型シリコン基板３の表面
におけるｐ型単結晶シリコンエピタキシャル層２８の露
出部をシード部として、単結晶シリコンエピタキシャル
層を形成し、たとえば、ボロンＢを打ち込むことによっ
て、前記シリコン酸化膜５上に、ｐ型単結晶シリコンエ
ピタキシャル層３３ａを形成する。

【０１５５】このとき、図１２（ｂ）に示すように、前
記ｐ型単結晶シリコンエピタキシャル層２８を薄く形成
しておいて、その上に常圧ＣＶＤ法により膜厚のｐ型単
結晶シリコンエピタキシャル層３３ｂを形成する方法
と、図１２（ｃ）に示すような全てＳＰＥ法でｐ型単結
晶シリコンエピタキシャル層３３ａを形成する方法とが
あり、いずれの方法も使用することができる。実施の形
態５における、図１２においては、後者の方法を適用し
た場合について例を示している。

【０１５６】次に、前記ｐ型単結晶シリコンエピタキシ
ャル層３３ａの表面に、ＬＯＣＯＳ酸化膜３５を図に示
すようなパターンで形成し、例えば、リンＰを拡散する
ことにより、Ｎウエル２３を形成し、ボロンＢを拡散す
ることにより、Ｐウエル２０を形成する。そして、その
後、一般的な方法にて、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥ
Ｔにおけるゲート電極１３ｎ，１３ｐおよびソース・ド
レイン領域３４ａ〜３４ｄを前記ｎウエル２３，ｐウエ
ル２０内に形成する。さらに、前記ゲート電極１３ｎ，
１３ｐ上に層間絶縁膜２４，金属配線２５を、一般的な
方法にて形成することにより、ｎＭＯＳＦＥＴ，ｐＭＯ
ＳＦＥＴが形成されることで、基本的なＣＭＯＳＦＥＴ
構造が形成される。（図１２（ｄ））以上説明したように、本発明のＣＭＯＳＦＥＴの作製プ
ロセスは、ＳＰＥ法の特質を利用して、半導体基板その
ものをシード部として前記ＳＰＥ法を行うことができる
ため、プロセスを増加させずにを容易に実施することが
できる。また、本発明のＣＭＯＳＦＥＴにおいては、特
に、プロセスに依存させることなく、半導体基板表面近
傍にゲッタリング層を形成することができるため、安定
したゲッタリング効果を得ることができる。したがっ
て、本発明のＣＭＯＳＦＥＴによれば、低温プロセスを
採用することができ、素子の微細化に対応することがで
きる。さらに、ゲート電極として、トレンチゲート構造
を採用すれば、さらに素子の微細化に対応しうるデバイ
スを実現することができ、半導体装置の小型化に大いに
寄与することができる。

【０１５７】また、この例においては、多結晶シリコン
領域はゲッタリング領域として働き、ＣＭＯＳＦＥＴの
歩留り向上が期待できる。

【０１５８】以上実施の形態１〜５について説明してき
たが、前記多結晶シリコン領域のレイアウトパターンと
して、多結晶シリコン領域１層のデバイスについて例を
挙げて説明してきたが、多結晶シリコン領域を複数層設
けることも、前述したように可能である。その場合、図
３に示される（ａ）〜（ｄ）のプロセスを、前記多結晶
シリコン領域の数だけ繰り返し行えば良い。

【０１５９】

【図面の簡単な説明】

【図１】本発明の半導体装置の平面レイアウトパターン
を表わす図である。

【図２】本発明の半導体装置の断面構造を示す要部概略
図である。

【図３】本発明の半導体装置における多結晶シリコン領
域の形成プロセスを表わす図である。

【図４】イントリシックゲッタリングを説明するための
図である。

【図５】実施の形態２のサイリスタの回路図（ａ）と、
サイリスタの断面構造を示す要部概略図（ｂ）である。

【図６】実施の形態２のサイリスタの作製プロセスを表
わす図である。

【図７】実施の形態３のＩＧＢＴの回路図（ｂ）と、Ｉ
ＧＢＴの断面構造を示す要部概略図（ｂ）である。

【図８】実施の形態３のＩＧＢＴの作製プロセスを表わ
す第１の図である。

【図９】実施の形態３のＩＧＢＴの作製プロセスを表わ
す第２の図である。

【図１０】実施の形態４のトレンチゲート型ＩＧＢＴの
断面構造を示す要部概略図である。

【図１１】実施の形態５のＣＭＯＳＦＥＴを適用したイ
ンバータ回路の回路図（ａ）と、実施の形態５のＣＭＯ
ＳＦＥＴの断面構造を示す要部概略図（ｂ）である。

【図１２】実施の形態５のＣＭＯＳＦＥＴの作製プロセ
スを表わす図である。

【符号の説明】

１多結晶シリコン領域２単結晶シリコン領域３ｐ⁺型シリコン基板４，４０多結晶シリコン層５，５０，５４，５５，５６シリコン酸化膜６結晶欠陥領域７結晶無欠陥領域１１ｎ型単結晶シリコンエピタキシャル層１２ａＳＰＥ法により形成したｎ型単結晶シリコ
ンエピタキシャル層１２ｂ常圧ＣＶＤ法により形成したｎ型単結晶シ
リコンエピタキシャル１３ゲート電極１４カソード電極１５アノード電極２０ＰＷＥＬＬ２１多結晶シリコンゲート電極２２ソース領域２３ＮＷＥＬＬ２４層間絶縁膜２５金属配線２６カソード領域２７ゲート領域２８ｐ⁺型単結晶シリコンエピタキシャル層２９ｐ型ボディ層（エミッタ）３０トレンチ３１ａ，ｂ種結晶部分（シード部分）３２アモルファスシリコン３３ａＳＰＥ法により形成したｐ型単結晶シリコ
ンエピタキシャル層３３ｂ常圧ＣＶＤ法により形成したｎ型単結晶シ
リコンエピタキシャル層３４ａ，ｂソース，ドレイン層３５ＬＯＣＯＳ酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６５８Ｈ 21/336

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された第１の単結晶
シリコン層上に、所定のパターンで部分的に存在する多
結晶シリコン層および前記多結晶シリコン層を埋め込ん
で形成された第２の単結晶シリコン層を含むことを特徴
とする半導体装置。