JPH10276080A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10276080A JPH10276080A JP9078031A JP7803197A JPH10276080A JP H10276080 A JPH10276080 A JP H10276080A JP 9078031 A JP9078031 A JP 9078031A JP 7803197 A JP7803197 A JP 7803197A JP H10276080 A JPH10276080 A JP H10276080A
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- circuit
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- semiconductor device
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- clock
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 230000007257 malfunction Effects 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000013481 data capture Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
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- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Shift Register Type Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路構成及び回路規模を大幅に変更すること
なく、クロックスキューの増加を容易に抑えられる同期
回路を容易に提供できるようにすることにより、誤動作
のない信頼性の高い半導体装置を容易に提供できるよう
にする。 【解決手段】 クロック入力に共通接続されたクロック
信号に応じて前段側のロジック回路から後段側のロジッ
ク回路へとデータが順次伝達される同期回路と、複数の
ロジック回路のクロック入力にクロック信号を供給する
ためのバッファ回路とを有する半導体装置において、バ
ッファ回路の出力配線は、ロジック回路の後段側よりも
前段側の方がクロック信号の遅延が大きくなるようにク
ロック入力に接続される毎にロジック回路の一辺側から
他辺側へロジック回路の並びを横断しながら次段のクロ
ック入力に接続されるようにレイアウトされている。
なく、クロックスキューの増加を容易に抑えられる同期
回路を容易に提供できるようにすることにより、誤動作
のない信頼性の高い半導体装置を容易に提供できるよう
にする。 【解決手段】 クロック入力に共通接続されたクロック
信号に応じて前段側のロジック回路から後段側のロジッ
ク回路へとデータが順次伝達される同期回路と、複数の
ロジック回路のクロック入力にクロック信号を供給する
ためのバッファ回路とを有する半導体装置において、バ
ッファ回路の出力配線は、ロジック回路の後段側よりも
前段側の方がクロック信号の遅延が大きくなるようにク
ロック入力に接続される毎にロジック回路の一辺側から
他辺側へロジック回路の並びを横断しながら次段のクロ
ック入力に接続されるようにレイアウトされている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくは半導体装置に用いられた同期回路の配置配線
（レイアウト）に関する。
詳しくは半導体装置に用いられた同期回路の配置配線
（レイアウト）に関する。
【０００２】
【従来の技術】ＣＭＯＳやＢｉ−ＣＭＯＳ等のロジック
回路を有する半導体装置では、図３に回路図例を示すシ
フトレジスタ回路や図示しない同期カウンタ回路等、複
数のフリップフロップ回路（以下「ＦＦ回路」と略す）
を有する回路に共通のクロック信号を供給することによ
り、複数のＦＦ回路が略同一のタイミングで動作するよ
うにした同期回路を用いることが多い。
回路を有する半導体装置では、図３に回路図例を示すシ
フトレジスタ回路や図示しない同期カウンタ回路等、複
数のフリップフロップ回路（以下「ＦＦ回路」と略す）
を有する回路に共通のクロック信号を供給することによ
り、複数のＦＦ回路が略同一のタイミングで動作するよ
うにした同期回路を用いることが多い。
【０００３】図３のシフトレジスタ回路３００について
説明する。尚、以下の説明においては、ＦＦ回路のクロ
ック入力をＣ入力、データ入力をＤ入力、非反転出力を
Ｑ出力、反転出力をＱＢ出力と称して説明する。シフト
レジスタ回路３００は、入力にクロック信号となるＣＩ
Ｎ信号が接続されＣＫ信号を出力するバッファ回路１０
と、クロック信号ＣＫが各ＦＦ回路のＣ入力に共通に接
続されたＤ型のＦＦ回路１１乃至１４と、から構成され
ている。そして、データ入力ＤＡがＦＦ回路１１のＤ入
力に入力され、そのＱ出力がＦＦ回路１２のＤ入力に入
力され、そのＱ出力がＦＦ回路１３のＤ入力に入力さ
れ、そのＱ出力がＦＦ回路１４のＤ入力に入力されてい
る。
説明する。尚、以下の説明においては、ＦＦ回路のクロ
ック入力をＣ入力、データ入力をＤ入力、非反転出力を
Ｑ出力、反転出力をＱＢ出力と称して説明する。シフト
レジスタ回路３００は、入力にクロック信号となるＣＩ
Ｎ信号が接続されＣＫ信号を出力するバッファ回路１０
と、クロック信号ＣＫが各ＦＦ回路のＣ入力に共通に接
続されたＤ型のＦＦ回路１１乃至１４と、から構成され
ている。そして、データ入力ＤＡがＦＦ回路１１のＤ入
力に入力され、そのＱ出力がＦＦ回路１２のＤ入力に入
力され、そのＱ出力がＦＦ回路１３のＤ入力に入力さ
れ、そのＱ出力がＦＦ回路１４のＤ入力に入力されてい
る。
【０００４】このような構成により、クロック信号ＣＫ
の立ち上がりエッジが入力される毎に、各ＦＦ回路のデ
ータが前段側のＦＦ回路から後段側のＦＦ回路へと送ら
れるようになっている。また、このシフトレジスタ回路
を半導体装置内に形成する場合、これまでは、各ＦＦ回
路を構成するゲート回路の動作があまり速くなかったの
で、図４に示すように回路図と略同じ配置で配置配線す
れば良かった。即ち、バッファ回路１０の出力に共通接
続されるＦＦ回路等の負荷が多すぎてクロック信号が遅
延しすぎることにより、シフトレジスタ回路のデータシ
フト動作が図示しない他の回路の動作よりも極端に遅く
なることがないようにすれば良かった。
の立ち上がりエッジが入力される毎に、各ＦＦ回路のデ
ータが前段側のＦＦ回路から後段側のＦＦ回路へと送ら
れるようになっている。また、このシフトレジスタ回路
を半導体装置内に形成する場合、これまでは、各ＦＦ回
路を構成するゲート回路の動作があまり速くなかったの
で、図４に示すように回路図と略同じ配置で配置配線す
れば良かった。即ち、バッファ回路１０の出力に共通接
続されるＦＦ回路等の負荷が多すぎてクロック信号が遅
延しすぎることにより、シフトレジスタ回路のデータシ
フト動作が図示しない他の回路の動作よりも極端に遅く
なることがないようにすれば良かった。
【０００５】ところが、最近のサブミクロンといわれる
ような微細プロセスを用いた半導体装置では、ＦＦ回路
を構成するゲート回路の動作が高速化するとともに配線
抵抗が増加しているので、クロック信号の波形と各ＦＦ
回路の入力スレッショルド電圧との関係によっては、前
段側のＦＦ回路のクロック信号よりも後段側のＦＦ回路
のクロック信号の方が遅れて入力されてしまうことがあ
る。このような場合、前段側のＦＦ回路の変化後のデー
タを後段側のＦＦ回路が先んじて取り込むことにより誤
ったデータを取り込んでしまい、このデータを用いる他
の回路で誤動作してしまうことがある。そこで、このよ
うな誤動作が起き難くするために、図４に示す回路対応
やクロック配線をツリー構成にする対応等が行われてい
た。
ような微細プロセスを用いた半導体装置では、ＦＦ回路
を構成するゲート回路の動作が高速化するとともに配線
抵抗が増加しているので、クロック信号の波形と各ＦＦ
回路の入力スレッショルド電圧との関係によっては、前
段側のＦＦ回路のクロック信号よりも後段側のＦＦ回路
のクロック信号の方が遅れて入力されてしまうことがあ
る。このような場合、前段側のＦＦ回路の変化後のデー
タを後段側のＦＦ回路が先んじて取り込むことにより誤
ったデータを取り込んでしまい、このデータを用いる他
の回路で誤動作してしまうことがある。そこで、このよ
うな誤動作が起き難くするために、図４に示す回路対応
やクロック配線をツリー構成にする対応等が行われてい
た。
【０００６】図５のシフトレジスタ回路５００について
説明する。この回路では、クロック信号がＦＦ回路の後
段側から前段側へ順に入力されるようにするために、遅
延素子として複数のバッファ回路を用いるようになって
いる。即ち、バッファ回路１０ａの出力をＦＦ回路１４
のＣ入力及びバッファ回路１０ｂに入力し、バッファ回
路１０ｂの出力をＦＦ回路１３のＣ入力及びバッファ回
路１０ｃに入力し、バッファ回路１０ｃの出力をＦＦ回
路１２のＣ入力及びバッファ回路１０ｄに入力し、バッ
ファ回路１０ｄの出力をＦＦ回路１１のＣ入力に入力す
るようになっている。このようにすることにより、各バ
ッファ回路の所定の伝達遅延を用いて後段側のＦＦ回路
のクロック信号の方が先に伝達されるようになり、前述
のような誤動作が発生しなくなる。
説明する。この回路では、クロック信号がＦＦ回路の後
段側から前段側へ順に入力されるようにするために、遅
延素子として複数のバッファ回路を用いるようになって
いる。即ち、バッファ回路１０ａの出力をＦＦ回路１４
のＣ入力及びバッファ回路１０ｂに入力し、バッファ回
路１０ｂの出力をＦＦ回路１３のＣ入力及びバッファ回
路１０ｃに入力し、バッファ回路１０ｃの出力をＦＦ回
路１２のＣ入力及びバッファ回路１０ｄに入力し、バッ
ファ回路１０ｄの出力をＦＦ回路１１のＣ入力に入力す
るようになっている。このようにすることにより、各バ
ッファ回路の所定の伝達遅延を用いて後段側のＦＦ回路
のクロック信号の方が先に伝達されるようになり、前述
のような誤動作が発生しなくなる。
【０００７】
【発明が解決しようとする課題】しかしながら、図４に
示した回路的対応は、各ＦＦ回路毎に遅延素子としての
バッファ回路を用いるようにしているので、同期回路を
構成するＦＦ回路が多くなるにつれてバッファ回路も多
く必要になってしまい、回路規模が増大するようにな
る。また、多数のバッファ回路による遅延時間が累積さ
れることによる同期回路のクロックスキューの増大によ
り、他の回路よりも同期回路の動作が遅れてしまうこと
による誤動作を招いてしまう可能性があった。
示した回路的対応は、各ＦＦ回路毎に遅延素子としての
バッファ回路を用いるようにしているので、同期回路を
構成するＦＦ回路が多くなるにつれてバッファ回路も多
く必要になってしまい、回路規模が増大するようにな
る。また、多数のバッファ回路による遅延時間が累積さ
れることによる同期回路のクロックスキューの増大によ
り、他の回路よりも同期回路の動作が遅れてしまうこと
による誤動作を招いてしまう可能性があった。
【０００８】また、クロック配線をツリー構成にする対
応は、バッファ回路が増大してしまうとともに確実性に
乏しかった。そこで本発明は、回路構成及び回路規模を
大幅に変更することなく、クロックスキューの増加を容
易に抑えられる同期回路を容易に提供できるようにする
ことにより、誤動作のない信頼性の高い半導体装置を容
易に提供できるようにすることを目的とする。
応は、バッファ回路が増大してしまうとともに確実性に
乏しかった。そこで本発明は、回路構成及び回路規模を
大幅に変更することなく、クロックスキューの増加を容
易に抑えられる同期回路を容易に提供できるようにする
ことにより、誤動作のない信頼性の高い半導体装置を容
易に提供できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】上述の問題を解決するた
めに、請求項１の記載に係わる半導体装置は、クロック
入力に共通接続されたクロック信号に応じて前段側のロ
ジック回路から後段側のロジック回路へとデータが順次
伝達される同期回路と、複数のロジック回路のクロック
入力に前記クロック信号を供給するためのバッファ回路
とを有する半導体装置において、バッファ回路の出力配
線は、ロジック回路の後段側よりも前段側の方がクロッ
ク信号の遅延が大きくなるようにレイアウトされてクロ
ック入力に接続されていることを特徴とする。また、請
求項２の記載に係わる半導体装置は、請求項１に記載の
ものにおいて、出力配線は、ロジック回路のクロック入
力に接続される毎にロジック回路の一辺側から他辺側へ
ロジック回路の並びを横断しながら次段のロジック回路
のクロック入力に接続されるようにレイアウトされてい
ることを特徴とする。また、請求項３の記載に係わる半
導体装置は、請求項１及び請求項２の記載に係わるもの
において、ロジック回路はフリップフロップ回路により
構成され、バッファ回路は複数のフリップフロップ回路
を有する回路並びの後段側に配置され、出力配線が複数
の前記フリップフロップ回路の後段側から前段側のクロ
ック入力へ略一筆書きできるように配線され、クロック
信号がフリップフロップ回路の後段側から前段側へ順次
伝達されるようになっていることを特徴とする。
めに、請求項１の記載に係わる半導体装置は、クロック
入力に共通接続されたクロック信号に応じて前段側のロ
ジック回路から後段側のロジック回路へとデータが順次
伝達される同期回路と、複数のロジック回路のクロック
入力に前記クロック信号を供給するためのバッファ回路
とを有する半導体装置において、バッファ回路の出力配
線は、ロジック回路の後段側よりも前段側の方がクロッ
ク信号の遅延が大きくなるようにレイアウトされてクロ
ック入力に接続されていることを特徴とする。また、請
求項２の記載に係わる半導体装置は、請求項１に記載の
ものにおいて、出力配線は、ロジック回路のクロック入
力に接続される毎にロジック回路の一辺側から他辺側へ
ロジック回路の並びを横断しながら次段のロジック回路
のクロック入力に接続されるようにレイアウトされてい
ることを特徴とする。また、請求項３の記載に係わる半
導体装置は、請求項１及び請求項２の記載に係わるもの
において、ロジック回路はフリップフロップ回路により
構成され、バッファ回路は複数のフリップフロップ回路
を有する回路並びの後段側に配置され、出力配線が複数
の前記フリップフロップ回路の後段側から前段側のクロ
ック入力へ略一筆書きできるように配線され、クロック
信号がフリップフロップ回路の後段側から前段側へ順次
伝達されるようになっていることを特徴とする。
【００１０】このような構成により、請求項１乃至請求
項３に記載の半導体装置は、配線抵抗と配線の寄生容量
による分布遅延により、バッファ回路から遠ざかるにつ
れて遅延が大きくなるようになり、各ＦＦ回路のＣ入力
に後段側から先に順次クロック信号が入力されるように
なる。
項３に記載の半導体装置は、配線抵抗と配線の寄生容量
による分布遅延により、バッファ回路から遠ざかるにつ
れて遅延が大きくなるようになり、各ＦＦ回路のＣ入力
に後段側から先に順次クロック信号が入力されるように
なる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図１及
び図２を参照しながら詳細に説明する。尚、本明細書で
は全図面を通して同一または同様の回路要素には同一の
符号を付して説明を簡略化するようにしている。図１は
本発明の実施形態を示し、同期回路の回路例として図３
の従来例で示したシフトレジスタ回路をそのレイアウト
に沿った回路図として示している。図１のシフトレジス
タ回路１００は、入力にクロック信号となるＣＩＮ信号
が接続され出力からＣＫ信号を出力する複数のインバー
タ回路からなるバッファ回路１０と、バッファ回路１０
の出力（ＣＫ）が各ＦＦ回路のＣ入力に共通接続された
Ｄ型のＦＦ回路３１乃至３４とから構成されている。そ
して、データ入力ＤＡがＦＦ回路３１のＤ入力に接続さ
れ、そのＱ出力（Ｑ１）がＦＦ回路３２のＤ入力に接続
され、そのＱ出力（Ｑ２）がＦＦ回路３３のＤ入力に接
続され、そのＱ出力（Ｑ３）がＦＦ回路３４のＤ入力に
接続されているとともに、各ＦＦ回路のＱ出力（Ｑ１乃
至Ｑ４）は図示しない他のロジック回路に接続されてい
る。
び図２を参照しながら詳細に説明する。尚、本明細書で
は全図面を通して同一または同様の回路要素には同一の
符号を付して説明を簡略化するようにしている。図１は
本発明の実施形態を示し、同期回路の回路例として図３
の従来例で示したシフトレジスタ回路をそのレイアウト
に沿った回路図として示している。図１のシフトレジス
タ回路１００は、入力にクロック信号となるＣＩＮ信号
が接続され出力からＣＫ信号を出力する複数のインバー
タ回路からなるバッファ回路１０と、バッファ回路１０
の出力（ＣＫ）が各ＦＦ回路のＣ入力に共通接続された
Ｄ型のＦＦ回路３１乃至３４とから構成されている。そ
して、データ入力ＤＡがＦＦ回路３１のＤ入力に接続さ
れ、そのＱ出力（Ｑ１）がＦＦ回路３２のＤ入力に接続
され、そのＱ出力（Ｑ２）がＦＦ回路３３のＤ入力に接
続され、そのＱ出力（Ｑ３）がＦＦ回路３４のＤ入力に
接続されているとともに、各ＦＦ回路のＱ出力（Ｑ１乃
至Ｑ４）は図示しない他のロジック回路に接続されてい
る。
【００１２】このような回路構成により、シフトレジス
タ回路１００は、クロック信号ＣＫの立ち上がりエッジ
が入力される毎に前段側のＦＦ回路から後段側のＦＦ回
路へとデータ入力ＤＡに基づいたデータを順次送るとと
もに、ＦＦ回路１１のＱ１出力が最下位ビット（ＬＳ
Ｂ）のデータ、ＦＦ回路１４のＱ４出力が最上位ビット
（ＭＳＢ）のデータとして、他の回路に供給するように
なっている。
タ回路１００は、クロック信号ＣＫの立ち上がりエッジ
が入力される毎に前段側のＦＦ回路から後段側のＦＦ回
路へとデータ入力ＤＡに基づいたデータを順次送るとと
もに、ＦＦ回路１１のＱ１出力が最下位ビット（ＬＳ
Ｂ）のデータ、ＦＦ回路１４のＱ４出力が最上位ビット
（ＭＳＢ）のデータとして、他の回路に供給するように
なっている。
【００１３】図２は、ゲートアレイやスタンダードセル
等に用いられるポリセル方式またはビルディングブロッ
ク方式といわれる方法で図１の回路を配置配線したレイ
アウト例で、各ＦＦ回路及びバッファ回路の外形と主要
な配線のみを示し、主要部以外の配線や各回路内の接続
配線等は省略している。尚、図示する配線の内、ＶDDは
電源電圧線を示し、ＧＮＤは基準電位線を示している。
また、配線Ｌ１，Ｌ４，Ｌ６，Ｌ８，Ｌ１０はＶDDやＧ
ＮＤ等の電源線と同じ層の金属配線（第１配線）を示
し、配線Ｌ２，Ｌ３，Ｌ５，Ｌ７，Ｌ９，Ｌ１１は電源
線とは異なる層の金属配線（第２配線）を示し、１５は
第１配線と第２配線とを接続するための接続孔（コンタ
クト）を示している。
等に用いられるポリセル方式またはビルディングブロッ
ク方式といわれる方法で図１の回路を配置配線したレイ
アウト例で、各ＦＦ回路及びバッファ回路の外形と主要
な配線のみを示し、主要部以外の配線や各回路内の接続
配線等は省略している。尚、図示する配線の内、ＶDDは
電源電圧線を示し、ＧＮＤは基準電位線を示している。
また、配線Ｌ１，Ｌ４，Ｌ６，Ｌ８，Ｌ１０はＶDDやＧ
ＮＤ等の電源線と同じ層の金属配線（第１配線）を示
し、配線Ｌ２，Ｌ３，Ｌ５，Ｌ７，Ｌ９，Ｌ１１は電源
線とは異なる層の金属配線（第２配線）を示し、１５は
第１配線と第２配線とを接続するための接続孔（コンタ
クト）を示している。
【００１４】図２（ａ）のレイアウト図での特徴的なこ
とは、バッファ回路１０からの出力が、配線Ｌ３乃至Ｌ
５によりＦＦ回路１４の図面上方からＦＦ回路１４のＣ
入力に接続され、配線Ｌ５乃至Ｌ７によりＦＦ回路１４
の図面下方に抜けてからＦＦ回路１３のＣ入力に接続さ
れるというように、各ＦＦ回路の並びを横切るようにし
ながら次段のＦＦ回路のＣ入力に配線接続されているこ
とである。このような配線方法により、配線抵抗と配線
の寄生容量による分布遅延がバッファ回路から遠ざかる
につれて大きくなるようになり、各ＦＦ回路のＣ入力に
所定の順序でクロック信号が入力されるようになってい
る。
とは、バッファ回路１０からの出力が、配線Ｌ３乃至Ｌ
５によりＦＦ回路１４の図面上方からＦＦ回路１４のＣ
入力に接続され、配線Ｌ５乃至Ｌ７によりＦＦ回路１４
の図面下方に抜けてからＦＦ回路１３のＣ入力に接続さ
れるというように、各ＦＦ回路の並びを横切るようにし
ながら次段のＦＦ回路のＣ入力に配線接続されているこ
とである。このような配線方法により、配線抵抗と配線
の寄生容量による分布遅延がバッファ回路から遠ざかる
につれて大きくなるようになり、各ＦＦ回路のＣ入力に
所定の順序でクロック信号が入力されるようになってい
る。
【００１５】図２（ｂ）は、図２（ａ）の第２配線に代
えて各ＦＦ回路内のクロック信号が供給されるゲート電
極を配線の一部として用いている場合を示しており、配
線Ｌ５ａ，Ｌ７ａ，Ｌ９ａ，Ｌ１１ａはポリシリコンに
よる配線（第３配線）を示している。尚、本発明は図１
または図２の実施形態のみに限定されるものではない。
例えば、図１及び図２では、説明の簡略化のためにＦＦ
回路が４段のシフトレジスタ回路の場合についてのみ説
明したが、更に多段のシフトレジスタ回路や同期カウン
タ回路等の他の同期回路でも同様に配線することができ
る。また、同期回路の並びは直線状だけに限られるもの
ではなく、複数の並びを経由してクロック信号が供給さ
れていても構わないし、その並びの一部分に同期回路と
関係の無い他の回路が挿入されていても構わないし、第
２配線またはポリシリコン配線のみによる配線でも構わ
ない。また、前述のＤ型のＦＦ回路以外に、Ｔ型ＦＦ回
路やＪＫ型ＦＦ回路等任意のＦＦ回路を用いても構わな
いし、それらのセット入力やリセット入力の有無、Ｃ入
力の動作エッジ等は任意で構わない。更に、同期して動
作するロジック回路ならばＦＦ回路を用いない回路でも
構わないし、ＣＩＮ信号を反転してバッファ回路１０を
単独のインバータ回路やその他の回路で構成しても構わ
ない。
えて各ＦＦ回路内のクロック信号が供給されるゲート電
極を配線の一部として用いている場合を示しており、配
線Ｌ５ａ，Ｌ７ａ，Ｌ９ａ，Ｌ１１ａはポリシリコンに
よる配線（第３配線）を示している。尚、本発明は図１
または図２の実施形態のみに限定されるものではない。
例えば、図１及び図２では、説明の簡略化のためにＦＦ
回路が４段のシフトレジスタ回路の場合についてのみ説
明したが、更に多段のシフトレジスタ回路や同期カウン
タ回路等の他の同期回路でも同様に配線することができ
る。また、同期回路の並びは直線状だけに限られるもの
ではなく、複数の並びを経由してクロック信号が供給さ
れていても構わないし、その並びの一部分に同期回路と
関係の無い他の回路が挿入されていても構わないし、第
２配線またはポリシリコン配線のみによる配線でも構わ
ない。また、前述のＤ型のＦＦ回路以外に、Ｔ型ＦＦ回
路やＪＫ型ＦＦ回路等任意のＦＦ回路を用いても構わな
いし、それらのセット入力やリセット入力の有無、Ｃ入
力の動作エッジ等は任意で構わない。更に、同期して動
作するロジック回路ならばＦＦ回路を用いない回路でも
構わないし、ＣＩＮ信号を反転してバッファ回路１０を
単独のインバータ回路やその他の回路で構成しても構わ
ない。
【００１６】
【発明の効果】以上説明したように、請求項１乃至請求
項３に記載の半導体装置は、配線抵抗と配線の寄生容量
による分布遅延により、バッファ回路から遠ざかるにつ
れて遅延が大きくなるようになり、各ＦＦ回路のＣ入力
に後段側から先に順次クロック信号が入力されるように
なるので、同期回路の回路構成及び回路規模を大幅に変
更しなくともクロックスキューの増加を容易に抑えられ
るようになり、同期回路での誤データ取り込みまたは同
期回路の誤データ取り込みを原因とする誤動作を低減で
きるようになり、信頼性の高い半導体装置を容易に使用
できるようになるという効果がある。
項３に記載の半導体装置は、配線抵抗と配線の寄生容量
による分布遅延により、バッファ回路から遠ざかるにつ
れて遅延が大きくなるようになり、各ＦＦ回路のＣ入力
に後段側から先に順次クロック信号が入力されるように
なるので、同期回路の回路構成及び回路規模を大幅に変
更しなくともクロックスキューの増加を容易に抑えられ
るようになり、同期回路での誤データ取り込みまたは同
期回路の誤データ取り込みを原因とする誤動作を低減で
きるようになり、信頼性の高い半導体装置を容易に使用
できるようになるという効果がある。
【図１】本発明の実施形態のレイアウトに沿った回路
図、
図、
【図２】本発明の実施形態のレイアウト例を示す説明
図、
図、
【図３】シフトレジスタ回路を示す回路図、
【図４】従来のレイアウト例を示す説明図、
【図５】従来の他のシフトレジスタ回路を示す回路図で
ある。
ある。
１００ ：シフトレジスタ回路 １０ ：バッファ回路 １１〜１４ ：ＦＦ回路（ＤＦＦ） ＣＩＮ，ＣＫ：クロック信号 ＤＡ ：データ入力 Ｌ１〜Ｌ１１：配線
Claims (3)
- 【請求項１】 クロック入力に共通接続されたクロック
信号に応じて前段側のロジック回路から後段側のロジッ
ク回路へとデータが順次伝達される同期回路と、複数の
前記ロジック回路のクロック入力に前記クロック信号を
供給するためのバッファ回路とを有する半導体装置にお
いて、前記バッファ回路の出力配線は、前記ロジック回
路の後段側よりも前段側の方が前記クロック信号の遅延
が大きくなるようにレイアウトされて前記クロック入力
に接続されていることを特徴とする半導体装置。 - 【請求項２】 前記出力配線は、前記ロジック回路の前
記クロック入力に接続される毎に前記ロジック回路の一
辺側から他辺側へ前記ロジック回路の並びを横断しなが
ら次段の前記ロジック回路の前記クロック入力に接続さ
れるようにレイアウトされていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記ロジック回路はフリップフロップ回
路により構成され、前記バッファ回路は複数の前記フリ
ップフロップ回路を有する回路並びの後段側に配置さ
れ、前記出力配線が複数の前記フリップフロップ回路の
後段側から前段側の前記クロック入力へ略一筆書きでき
るように配線され、前記クロック信号が前記フリップフ
ロップ回路の後段側から前段側へ順次伝達されるように
なっていることを特徴とする請求項１または請求項２に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078031A JPH10276080A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078031A JPH10276080A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276080A true JPH10276080A (ja) | 1998-10-13 |
Family
ID=13650451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9078031A Pending JPH10276080A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10276080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085118A (ja) * | 2004-09-18 | 2006-03-30 | Samsung Electronics Co Ltd | 駆動ユニット及びこれを有する表示装置 |
| JP2016186832A (ja) * | 2015-03-27 | 2016-10-27 | 株式会社ニコン | 隊列進行型記憶装置及び計算機システム |
-
1997
- 1997-03-28 JP JP9078031A patent/JPH10276080A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085118A (ja) * | 2004-09-18 | 2006-03-30 | Samsung Electronics Co Ltd | 駆動ユニット及びこれを有する表示装置 |
| US9659542B2 (en) | 2004-09-18 | 2017-05-23 | Samsung Display Co., Ltd. | Gate driving unit and display device having the same |
| US10074334B2 (en) | 2004-09-18 | 2018-09-11 | Samsung Display Co., Ltd. | Driving unit and display device having the same |
| JP2016186832A (ja) * | 2015-03-27 | 2016-10-27 | 株式会社ニコン | 隊列進行型記憶装置及び計算機システム |
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