JPH10276346A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
- Publication number
- JPH10276346A JPH10276346A JP9077465A JP7746597A JPH10276346A JP H10276346 A JPH10276346 A JP H10276346A JP 9077465 A JP9077465 A JP 9077465A JP 7746597 A JP7746597 A JP 7746597A JP H10276346 A JPH10276346 A JP H10276346A
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- Japan
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- video signal
- output
- pwm
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Abstract
(57)【要約】
【課題】 映像信号のペデスタルクランプ処理をディジ
タル信号処理で行う。 【解決手段】 Ａ／Ｄコンバータ４から得られるディジ
タル輝度信号はノッチフィルタ５を経て減算器１０にお
いてペデスタルレベル調整回路９からのペデスタルレベ
ルとの差がとられ、この差はコンパレータ１１で乱数発
生回路８の出力と比較され、比較結果として１ビットの
ＰＷＭ信号が得られる。このＰＷＭ信号から３ステート
バッファ１２でクランプパルスによりペデスタル期間の
ＰＷＭ信号が選択されて積分回路１３に入力される。こ
の積分出力に応じて抵抗１４、コンデンサ３の時定数が
変化することにより、Ａ／Ｄコンバータ４のＤＣバイア
スが制御される。また、乱数発生回路８には水平同期信
号でリセットされるＨカウンタ７の出力が入力される。
タル信号処理で行う。 【解決手段】 Ａ／Ｄコンバータ４から得られるディジ
タル輝度信号はノッチフィルタ５を経て減算器１０にお
いてペデスタルレベル調整回路９からのペデスタルレベ
ルとの差がとられ、この差はコンパレータ１１で乱数発
生回路８の出力と比較され、比較結果として１ビットの
ＰＷＭ信号が得られる。このＰＷＭ信号から３ステート
バッファ１２でクランプパルスによりペデスタル期間の
ＰＷＭ信号が選択されて積分回路１３に入力される。こ
の積分出力に応じて抵抗１４、コンデンサ３の時定数が
変化することにより、Ａ／Ｄコンバータ４のＤＣバイア
スが制御される。また、乱数発生回路８には水平同期信
号でリセットされるＨカウンタ７の出力が入力される。
Description
【０００１】
【発明の属する技術分野】本発明はカムコーダ、ビデオ
カセットレコーダ、テレビジョン等で用いられる映像信
号処理装置に関し、特にペデスタルレベルクランプに関
する。
カセットレコーダ、テレビジョン等で用いられる映像信
号処理装置に関し、特にペデスタルレベルクランプに関
する。
【０００２】
【従来の技術】映像記録・表示装置では、記録・表示さ
れる映像信号中のペデスタル・レベルが明るさをあらわ
す基準となるので、ペデスタル・レベルを一定電圧にす
る処理であるペデスタル・クランプが必要となる。従来
ペデスタル・クランプは、コントラスト・コントロー
ル、ブライト・コントロールと共に、アナログ信号処理
で行われ、図４の回路構成によって実行されている。
れる映像信号中のペデスタル・レベルが明るさをあらわ
す基準となるので、ペデスタル・レベルを一定電圧にす
る処理であるペデスタル・クランプが必要となる。従来
ペデスタル・クランプは、コントラスト・コントロー
ル、ブライト・コントロールと共に、アナログ信号処理
で行われ、図４の回路構成によって実行されている。
【０００３】図４において、２０１は映像信号入力端
子、２０２はコントラスト・コントロール信号入力端
子、２０３は利得可変アンプ、２０４は映像信号出力端
子、２０５はペデスタル・クランプ用比較器、２０６は
ペデスタル・レベル保持用コンデンサ、２０７はブライ
ト・コントロール用可変電圧源、２０８、２０９はグラ
ンド、２１０はクランプ・パルス信号入力端子、２１１
はブライト・コントロール信号入力端子である。
子、２０２はコントラスト・コントロール信号入力端
子、２０３は利得可変アンプ、２０４は映像信号出力端
子、２０５はペデスタル・クランプ用比較器、２０６は
ペデスタル・レベル保持用コンデンサ、２０７はブライ
ト・コントロール用可変電圧源、２０８、２０９はグラ
ンド、２１０はクランプ・パルス信号入力端子、２１１
はブライト・コントロール信号入力端子である。
【０００４】次に動作について説明する。映像信号入力
端子２０１より入力される映像信号は、利得可変アンプ
２０３において、コントラスト・コントロール信号入力
端子２０２より入力されるコントラスト・コントロール
信号に応じて増幅される。ブライト・コントロール信号
入力端子２１１より入力されるブライト・コントロール
信号に応じてペデスタル・レベルを制御可能にするブラ
イト・コントロール用可変電圧源２０７の出力する電圧
と、クランプ・パルス信号入力端子２１０より入力され
るペデスタル期間を表すクランプ・パルス信号とによ
り、映像信号のペデスタル期間における利得可変アンプ
２０３の出力信号がペデスタル・クランプ用比較器２０
５により比較される。ペデスタル・クランプ用比較器２
０５の出力電位は、ペデスタル・レベル保持用コンデン
サ２０６の電位に加えられて利得可変アンプ２０３の入
力直流バイアスを変化させ、利得可変アンプ２０３の出
力信号は映像信号出力端子２０４より出力される。
端子２０１より入力される映像信号は、利得可変アンプ
２０３において、コントラスト・コントロール信号入力
端子２０２より入力されるコントラスト・コントロール
信号に応じて増幅される。ブライト・コントロール信号
入力端子２１１より入力されるブライト・コントロール
信号に応じてペデスタル・レベルを制御可能にするブラ
イト・コントロール用可変電圧源２０７の出力する電圧
と、クランプ・パルス信号入力端子２１０より入力され
るペデスタル期間を表すクランプ・パルス信号とによ
り、映像信号のペデスタル期間における利得可変アンプ
２０３の出力信号がペデスタル・クランプ用比較器２０
５により比較される。ペデスタル・クランプ用比較器２
０５の出力電位は、ペデスタル・レベル保持用コンデン
サ２０６の電位に加えられて利得可変アンプ２０３の入
力直流バイアスを変化させ、利得可変アンプ２０３の出
力信号は映像信号出力端子２０４より出力される。
【０００５】
【発明が解決しようとする課題】上述したように、映像
信号のペデスタル・クランプ処理をアナログ信号処理で
行った場合、外乱ノイズの影響などによりバラツキが大
きい、信号処理回路内の調整箇所が多い、等の問題が存
在する。
信号のペデスタル・クランプ処理をアナログ信号処理で
行った場合、外乱ノイズの影響などによりバラツキが大
きい、信号処理回路内の調整箇所が多い、等の問題が存
在する。
【０００６】また、近年、ビデオ信号処理回路ＩＣの１
チップ化が進み、Ａ／Ｄ変換したディジタル映像信号を
ビデオ信号処理回路ＩＣに入力することによって、上記
ＩＣ内部でディジタル処理を行うことが多い。映像信号
をＩＣ内部でディジタル信号処理する場合のペデスタル
・クランプ処理は、ペデスタル・レベルと、映像信号の
ペデスタル期間のレベルとの誤差をディジタル信号によ
りＩＣから出力し、これを外部のＤ／Ａコンバータによ
りＤ／Ａ変換した後、映像信号のクランプ処理を行った
り、あるいはＩＣ内部にＤ／Ａコンバータを内蔵し、Ｉ
Ｃ内でクランプ処理を行うようにしている。
チップ化が進み、Ａ／Ｄ変換したディジタル映像信号を
ビデオ信号処理回路ＩＣに入力することによって、上記
ＩＣ内部でディジタル処理を行うことが多い。映像信号
をＩＣ内部でディジタル信号処理する場合のペデスタル
・クランプ処理は、ペデスタル・レベルと、映像信号の
ペデスタル期間のレベルとの誤差をディジタル信号によ
りＩＣから出力し、これを外部のＤ／Ａコンバータによ
りＤ／Ａ変換した後、映像信号のクランプ処理を行った
り、あるいはＩＣ内部にＤ／Ａコンバータを内蔵し、Ｉ
Ｃ内でクランプ処理を行うようにしている。
【０００７】しかし、外部にＤ／Ａコンバータを配置す
る場合は、ＩＣから複数のピンを用いて出力しなければ
ならず、さらに出力のピンの本数はクランプ処理の精度
に対応するものとなる。また、ＩＣがＤ／Ａコンバータ
を内蔵する場合にも、アナログ用の端子が複数必要とな
り、従って、多数のＩＣのピンを占有することとなり、
ＩＣのピン数の増加はＩＣサイズの増大、さらには基板
の増大に結びつくことが問題となっている。
る場合は、ＩＣから複数のピンを用いて出力しなければ
ならず、さらに出力のピンの本数はクランプ処理の精度
に対応するものとなる。また、ＩＣがＤ／Ａコンバータ
を内蔵する場合にも、アナログ用の端子が複数必要とな
り、従って、多数のＩＣのピンを占有することとなり、
ＩＣのピン数の増加はＩＣサイズの増大、さらには基板
の増大に結びつくことが問題となっている。
【０００８】従って、本発明はペデスタル・クランプ処
理をディジタル信号処理で行うことのできる映像信号処
理装置を得ることを目的とする。
理をディジタル信号処理で行うことのできる映像信号処
理装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明においては、アナ
ログ映像信号をディジタル映像信号に変換するＡ／Ｄ変
換手段と、上記ディジタル映像信号と基準信号との差分
を検出し差分信号を出力する検出手段と、上記差分信号
に応じたパルス幅を有するＰＷＭ信号を発生するＰＷＭ
手段と、上記ディジタル映像信号のペデスタル期間にお
ける上記ＰＷＭ信号に応じて上記Ａ／Ｄ変換手段の直流
バイアスを制御する制御手段とを設けている。
ログ映像信号をディジタル映像信号に変換するＡ／Ｄ変
換手段と、上記ディジタル映像信号と基準信号との差分
を検出し差分信号を出力する検出手段と、上記差分信号
に応じたパルス幅を有するＰＷＭ信号を発生するＰＷＭ
手段と、上記ディジタル映像信号のペデスタル期間にお
ける上記ＰＷＭ信号に応じて上記Ａ／Ｄ変換手段の直流
バイアスを制御する制御手段とを設けている。
【００１０】
【発明の実施の形態】図１に本発明の実施の形態を示
す。図１において、１は映像信号入力端子、２は水平同
期信号分離回路、３は直流カット用のコンデンサ、４、
２１はＡ／Ｄコンバータ、５はノッチフィルタ、６はブ
ライト・コントロール信号入力端子、７はＨカウンタ、
８は乱数発生回路、９はペデスタル・レベル調整回路、
１０は減算器、１１はコンパレータ、１２は３ステート
バッファ、１３は積分回路、１４は抵抗、１５はクラン
プ・パルス発生回路、１６は輝度信号処理回路、１７は
輝度・色差信号分離回路、１８は色差信号処理回路、１
９、２０はゲイン調整回路である。
す。図１において、１は映像信号入力端子、２は水平同
期信号分離回路、３は直流カット用のコンデンサ、４、
２１はＡ／Ｄコンバータ、５はノッチフィルタ、６はブ
ライト・コントロール信号入力端子、７はＨカウンタ、
８は乱数発生回路、９はペデスタル・レベル調整回路、
１０は減算器、１１はコンパレータ、１２は３ステート
バッファ、１３は積分回路、１４は抵抗、１５はクラン
プ・パルス発生回路、１６は輝度信号処理回路、１７は
輝度・色差信号分離回路、１８は色差信号処理回路、１
９、２０はゲイン調整回路である。
【００１１】映像信号入力端子１より入力される映像信
号は水平同期信号分離回路２によって、水平同期信号を
分離され、ゲイン調整回路１９によりゲイン調整された
後、輝度・色差信号分離回路１７により輝度信号と色差
信号とに分離される。輝度信号はコンデンサ３を介して
Ａ／Ｄコンバータ４に入力され、ディジタル信号に変換
される。一方、輝度・色差信号分離回路１７から出力さ
れる色差信号はゲイン調整回路２０によりゲイン調整が
行われ、Ａ／Ｄコンバータ２１によりディジタル信号に
変換された後、色差信号処理回路１８に入力されて信号
処理が行われる。
号は水平同期信号分離回路２によって、水平同期信号を
分離され、ゲイン調整回路１９によりゲイン調整された
後、輝度・色差信号分離回路１７により輝度信号と色差
信号とに分離される。輝度信号はコンデンサ３を介して
Ａ／Ｄコンバータ４に入力され、ディジタル信号に変換
される。一方、輝度・色差信号分離回路１７から出力さ
れる色差信号はゲイン調整回路２０によりゲイン調整が
行われ、Ａ／Ｄコンバータ２１によりディジタル信号に
変換された後、色差信号処理回路１８に入力されて信号
処理が行われる。
【００１２】輝度信号系のディジタル映像信号は、ノッ
チフィルタ５に入力され、色差信号の持つ水平周波数成
分を減衰させた輝度信号を出力し、輝度信号処理回路１
６により輝度信号の信号処理が行われる。ブライト・コ
ントロール信号入力端子６より入力されるブライト・コ
ントロール信号に応じてペデスタル・レベルを可変する
ペデスタル・レベル調整回路９から出力されるペデスタ
ル・レベルとノッチフィルタ５の出力する輝度信号との
差分を減算器１０により演算する。
チフィルタ５に入力され、色差信号の持つ水平周波数成
分を減衰させた輝度信号を出力し、輝度信号処理回路１
６により輝度信号の信号処理が行われる。ブライト・コ
ントロール信号入力端子６より入力されるブライト・コ
ントロール信号に応じてペデスタル・レベルを可変する
ペデスタル・レベル調整回路９から出力されるペデスタ
ル・レベルとノッチフィルタ５の出力する輝度信号との
差分を減算器１０により演算する。
【００１３】一方、Ｈカウンタ７は、水平同期信号分離
回路２の出力する水平同期信号によりリセットされ、Ａ
／Ｄコンバータ４に入力されるサンプリングクロックを
水平方向にカウントアップする。このＨカウンタ７の出
力するカウンタ値から乱数を発生する乱数発生回路８の
出力と減算器１０の出力とをコンパレータ１１により比
較し、比較結果を１ｂｉｔの２値信号で出力する。コン
パレータ１１の出力は、３ステートバッファ１２に入力
される。Ｈカウンタ７の出力するカウンタ値に応じてク
ランプ・パルス発生回路１５により出力されるクランプ
・パルスが示すペデスタル期間には、３ステートバッフ
ァ１２は減算器１０の出力を選択して出力し、ペデスタ
ル期間以外は３ステートバッファ１２の出力はハイイン
ピーダンス状態になっている。
回路２の出力する水平同期信号によりリセットされ、Ａ
／Ｄコンバータ４に入力されるサンプリングクロックを
水平方向にカウントアップする。このＨカウンタ７の出
力するカウンタ値から乱数を発生する乱数発生回路８の
出力と減算器１０の出力とをコンパレータ１１により比
較し、比較結果を１ｂｉｔの２値信号で出力する。コン
パレータ１１の出力は、３ステートバッファ１２に入力
される。Ｈカウンタ７の出力するカウンタ値に応じてク
ランプ・パルス発生回路１５により出力されるクランプ
・パルスが示すペデスタル期間には、３ステートバッフ
ァ１２は減算器１０の出力を選択して出力し、ペデスタ
ル期間以外は３ステートバッファ１２の出力はハイイン
ピーダンス状態になっている。
【００１４】積分回路１３は、３ステートバッファ１２
の出力、つまりペデスタル期間のコンパレータ１１の出
力を積算し、積算結果に応じてＡ／Ｄコンバータ４に入
力される映像信号の直流バイアスを決定する。そのバイ
アス値は抵抗１４とコンデンサ３から決定される時定数
に応じて変化する。
の出力、つまりペデスタル期間のコンパレータ１１の出
力を積算し、積算結果に応じてＡ／Ｄコンバータ４に入
力される映像信号の直流バイアスを決定する。そのバイ
アス値は抵抗１４とコンデンサ３から決定される時定数
に応じて変化する。
【００１５】図２はＨカウンタ７出力を使用した乱数発
生回路８の構成例である。図２において、（ａ）（ｂ）
（ｃ）は、Ｈカウンタ７の出力であるカウント値の下位
ビット５ｂｉｔを用いて、ビットの循環、順序の変更等
の処理、最上位ビットの符号ビット化を行うことによる
乱数発生回路８の３つの構成例である。Ｈｃｏｕｎｔ
［９：０］はＨカウンタ７の出力であり、ＭＳＢはＨｃ
ｏｕｎｔ９、ＬＳＢはＨｃｏｕｎｔ０である。また、ｒ
ｎｄ［４：０］は乱数発生回路８の出力であり、ＭＳＢ
はｒｎｄ４、ＬＳＢはｒｎｄ０である。
生回路８の構成例である。図２において、（ａ）（ｂ）
（ｃ）は、Ｈカウンタ７の出力であるカウント値の下位
ビット５ｂｉｔを用いて、ビットの循環、順序の変更等
の処理、最上位ビットの符号ビット化を行うことによる
乱数発生回路８の３つの構成例である。Ｈｃｏｕｎｔ
［９：０］はＨカウンタ７の出力であり、ＭＳＢはＨｃ
ｏｕｎｔ９、ＬＳＢはＨｃｏｕｎｔ０である。また、ｒ
ｎｄ［４：０］は乱数発生回路８の出力であり、ＭＳＢ
はｒｎｄ４、ＬＳＢはｒｎｄ０である。
【００１６】図２（ａ）はＨカウンタ７出力のＬＳＢを
乱数発生回路８の出力５ｂｉｔのＭＳＢとし、乱数発生
回路８出力下位４ｂｉｔはカウンタ７出力の下位５ｂｉ
ｔのうち、ＬＳＢを除く４ｂｉｔとする。図２（ｂ）は
Ｈカウンタ７出力の下位２ｂｉｔを乱数発生回路８出力
５ｂｉｔの上位２ｂｉｔとし、乱数発生回路８出力下位
３ｂｉｔはカウンタ７出力の下位５ｂｉｔのうち、下位
２ｂｉｔを除く３ｂｉｔとする。図２（ｃ）はＨカウン
タ７出力の下位５ｂｉｔのビット順序を逆にし、Ｈカウ
ンタ７出力の下位５ｂｉｔのＬＳＢを乱数発生回路８出
力５ｂｉｔのＭＳＢに、Ｈカウンタ７出力の下位５ｂｉ
ｔのＭＳＢを乱数発生回路８出力５ｂｉｔのＬＳＢにす
る。なお、乱数発生回路８は必ずしもＨカウンタ７出力
を使用する必要性はない。
乱数発生回路８の出力５ｂｉｔのＭＳＢとし、乱数発生
回路８出力下位４ｂｉｔはカウンタ７出力の下位５ｂｉ
ｔのうち、ＬＳＢを除く４ｂｉｔとする。図２（ｂ）は
Ｈカウンタ７出力の下位２ｂｉｔを乱数発生回路８出力
５ｂｉｔの上位２ｂｉｔとし、乱数発生回路８出力下位
３ｂｉｔはカウンタ７出力の下位５ｂｉｔのうち、下位
２ｂｉｔを除く３ｂｉｔとする。図２（ｃ）はＨカウン
タ７出力の下位５ｂｉｔのビット順序を逆にし、Ｈカウ
ンタ７出力の下位５ｂｉｔのＬＳＢを乱数発生回路８出
力５ｂｉｔのＭＳＢに、Ｈカウンタ７出力の下位５ｂｉ
ｔのＭＳＢを乱数発生回路８出力５ｂｉｔのＬＳＢにす
る。なお、乱数発生回路８は必ずしもＨカウンタ７出力
を使用する必要性はない。
【００１７】図３（ａ）（ｂ）（ｃ）は図２の乱数発生
回路８の動作を示すもので、図２の（ａ）（ｂ）（ｃ）
と対応している。水平軸はＨカウンタ７下位５ｂｉｔ、
垂直軸は乱数発生回路８出力を示している。出力値の正
数、負数の変化の具合は（ａ）（ｂ）（ｃ）の各回路に
よって、最も適したものを使用することができる。
回路８の動作を示すもので、図２の（ａ）（ｂ）（ｃ）
と対応している。水平軸はＨカウンタ７下位５ｂｉｔ、
垂直軸は乱数発生回路８出力を示している。出力値の正
数、負数の変化の具合は（ａ）（ｂ）（ｃ）の各回路に
よって、最も適したものを使用することができる。
【００１８】上記のように構成される乱数発生回路の出
力と減算器１０の出力とをコンパレータ１１で比較する
ことによって、このコンパレータ１１より輝度信号とペ
デスタル・レベルとの差分に応じたパルス幅を有する１
サンプル１ビットのＰＷＭ（パルス幅変調）信号が得ら
れ、３ステートバッファ１２はペデスタル期間のＰＷＭ
信号を出力することになる。
力と減算器１０の出力とをコンパレータ１１で比較する
ことによって、このコンパレータ１１より輝度信号とペ
デスタル・レベルとの差分に応じたパルス幅を有する１
サンプル１ビットのＰＷＭ（パルス幅変調）信号が得ら
れ、３ステートバッファ１２はペデスタル期間のＰＷＭ
信号を出力することになる。
【００１９】本実施の形態によれば、ペデスタル・クラ
ンプの制御信号としてＰＷＭ信号を出力しているので、
Ｄ／Ａ変換器が必要なくなる。また、ＰＷＭ信号は１ビ
ットのデータなので、ＩＣのピン数も１端子で済む。
ンプの制御信号としてＰＷＭ信号を出力しているので、
Ｄ／Ａ変換器が必要なくなる。また、ＰＷＭ信号は１ビ
ットのデータなので、ＩＣのピン数も１端子で済む。
【００２０】
【発明の効果】以上説明したように本発明によれば、ペ
デスタル・クランプ処理をディジタル信号処理で行うこ
とができ、また、バラツキの少ないビデオ信号処理回路
ＩＣを設計することができ、さらに、ビデオ信号処理回
路ＩＣのピン数を少なくすることができる。
デスタル・クランプ処理をディジタル信号処理で行うこ
とができ、また、バラツキの少ないビデオ信号処理回路
ＩＣを設計することができ、さらに、ビデオ信号処理回
路ＩＣのピン数を少なくすることができる。
【図１】本発明の実施の形態を示すブロック図である。
【図２】乱数発生回路の構成例を示すブロック図であ
る。
る。
【図３】乱数発生回路の出力値を示すグラフである。
【図４】従来のペデスタル・クランプ回路の構成図であ
る。
る。
【符号の説明】 １ 映像信号入力端子 ２ 水平同期信号分離回路 ３ コンデンサ ４ Ａ／Ｄコンバータ ７ Ｈカウンタ ８ 乱数発生回路 ９ ペデスタル・レベル調整回路 １０ 減算器 １１ コンパレータ １２ ３ステートバッファ １３ 積分回路 １４ 抵抗
Claims (5)
- 【請求項１】 アナログ映像信号をディジタル映像信号
に変換するＡ／Ｄ変換手段と、 上記ディジタル映像信号と基準信号との差分を検出し差
分信号を出力する検出手段と、 上記差分信号に応じたパルス幅を有するＰＷＭ信号を発
生するＰＷＭ手段と、上記ディジタル映像信号のペデス
タル期間における上記ＰＷＭ信号に応じて上記Ａ／Ｄ変
換手段の直流バイアスを制御する制御手段とを備えた映
像信号処理装置。 - 【請求項２】 上記ＰＷＭ手段は、乱数発生手段と、こ
の乱数発生手段の出力と上記差分信号とを比較し１ビッ
トの比較結果を出力する比較手段とから成ることを特徴
とする請求項１記載の映像信号処理装置。 - 【請求項３】 上記乱数発生手段は、上記アナログ映像
信号から分離された水平同期信号でリセットされるカウ
ンタの出力を入力とすることを特徴とする請求項２記載
の映像信号処理装置。 - 【請求項４】 上記制御手段は、上記比較手段から出力
される上記ＰＷＭ信号から上記ペデスタル期間における
ＰＷＭ信号を選択する選択手段と、上記選択されたＰＷ
Ｍ信号を積分する積分手段と、上記Ａ／Ｄ変換手段の入
力側に設けられ上記積分手段の積分出力に応じて制御さ
れる時定数手段とから成ることを特徴とする請求項２記
載の映像信号処理装置。 - 【請求項５】 上記選択手段は、上記アナログ映像信号
から分離された水平同期信号に基づいて発生されるクラ
ンプパルスにより制御されることを特徴とする請求項４
記載の映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077465A JPH10276346A (ja) | 1997-03-28 | 1997-03-28 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077465A JPH10276346A (ja) | 1997-03-28 | 1997-03-28 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276346A true JPH10276346A (ja) | 1998-10-13 |
Family
ID=13634755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9077465A Pending JPH10276346A (ja) | 1997-03-28 | 1997-03-28 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10276346A (ja) |
-
1997
- 1997-03-28 JP JP9077465A patent/JPH10276346A/ja active Pending
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