JPH1027887A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1027887A JPH1027887A JP8181822A JP18182296A JPH1027887A JP H1027887 A JPH1027887 A JP H1027887A JP 8181822 A JP8181822 A JP 8181822A JP 18182296 A JP18182296 A JP 18182296A JP H1027887 A JPH1027887 A JP H1027887A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H10B12/48—Data lines or contacts therefor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 導電体としてシリコンを用いたコンタクトの
コンタクト抵抗を増大させることなく、コンタクトから
シリコン基板へのドーパントの拡散を防止する。 【解決手段】 コンタクト開口後、選択エピタキシャル
法により１×１０18〜１×１０20ｃｍ-3のドーパントを
含む単結晶シリコン３０１を成長させ、その後リンを１
×１０20ｃｍ-3以上含む非晶質シリコン４１１を成長さ
せる。
コンタクト抵抗を増大させることなく、コンタクトから
シリコン基板へのドーパントの拡散を防止する。 【解決手段】 コンタクト開口後、選択エピタキシャル
法により１×１０18〜１×１０20ｃｍ-3のドーパントを
含む単結晶シリコン３０１を成長させ、その後リンを１
×１０20ｃｍ-3以上含む非晶質シリコン４１１を成長さ
せる。
Description
【発明の属する技術分野】本発明は、１つの電荷蓄積容
量と１つの電荷入出力制御用ＭＯＳＦＥＴとを備えたメ
モリセルを有するダイナミックＲＡＭ（Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＤＲ
ＡＭと表記）の構造に関する。
量と１つの電荷入出力制御用ＭＯＳＦＥＴとを備えたメ
モリセルを有するダイナミックＲＡＭ（Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＤＲ
ＡＭと表記）の構造に関する。
【０００１】
【従来の技術】図１２〜１５は従来のＤＲＡＭのメモリ
セルの製造方法を説明したものである。図１２（ａ）に
示すように、ｐ型シリコン基板１２０１上に素子分離領
域１２０２を設け、素子領域１２０３上にゲート電極１
２０４とソース拡散層１２０５およびドレイン拡散層１
２０６を形成する。次に図１２（ｂ）に示すように、層
間絶縁膜１２０７を全面に形成した後、ドレイン拡散層
１２０６上にビットコンタクト１２０８を開口し、全面
に薄くポリシリコンまたは非晶質シリコン１２０９を形
成してリンをイオン注入する。次に図１２（ｃ）に示す
ように、厚いポリシリコンまたは非晶質シリコン１２１
０を形成してビットコンタクト１２０８を埋め込み、リ
ンを全面にイオン注入する。このイオン注入は、シリコ
ン基板との間のコンタクト抵抗を低くするために行われ
るものである。次に図１３（ａ）に示すように、ポリシ
リコンまたは非晶質シリコン１２１０を層間絶縁膜表面
が現れるまでエッチバックし、ビットコンタクト１２０
８内のみにポリシリコンまたは非晶質シリコン１２０９
および１２１０が埋め込まれたプラグ構造を形成する。
次にタングステンシリサイド膜１３１１を全面に形成
し、フォトリソグラフィ技術とエッチングによって、図
１３（ｂ）に示すようにビット線１３１２を形成する。
次に図１３（ｃ）に示すように層間絶縁膜１３２１を全
面に成長し、ソース拡散層上に容量コンタクト１３３１
を開口する。次に図１４（ａ）に示すように、薄いポリ
シリコンまたは非晶質シリコン１４１１を成長しリンを
全面にイオン注入する。このイオン注入は、シリコン基
板との間のコンタクト抵抗を低くするために行われるも
のである。次に図１４（ｂ）に示すように、厚いポリシ
リコンまたは非晶質シリコンを成長して容量コンタクト
１３３１を埋め込み、リンを全面にイオン注入し、層間
絶縁膜表面が現れるまでエッチバックして、容量コンタ
クト１３３１内のみにポリシリコンまたは非晶質シリコ
ン１４１１と１４１２が埋め込まれたプラグ構造を形成
する。次に図１５（ａ）に示すように、全面にリンをド
ープした非晶質シリコンを成長し、フォトリソグラフィ
技術とエッチングによって容量の下部電極１５１１を形
成し、公知の技術により、ＨＳＧ（Ｈｅｍｉ−ｓｐｈｅ
ｒｉｃａｌ−Ｇｒａｉｎ）と呼ばれる微小な凹凸を形成
することによって下部電極の表面積を増大させる。次に
図１５（ｂ）に示すように、容量絶縁膜１５２１と上部
電極１５２２を形成し、ＤＲＡＭのメモリセルが完成す
る。
セルの製造方法を説明したものである。図１２（ａ）に
示すように、ｐ型シリコン基板１２０１上に素子分離領
域１２０２を設け、素子領域１２０３上にゲート電極１
２０４とソース拡散層１２０５およびドレイン拡散層１
２０６を形成する。次に図１２（ｂ）に示すように、層
間絶縁膜１２０７を全面に形成した後、ドレイン拡散層
１２０６上にビットコンタクト１２０８を開口し、全面
に薄くポリシリコンまたは非晶質シリコン１２０９を形
成してリンをイオン注入する。次に図１２（ｃ）に示す
ように、厚いポリシリコンまたは非晶質シリコン１２１
０を形成してビットコンタクト１２０８を埋め込み、リ
ンを全面にイオン注入する。このイオン注入は、シリコ
ン基板との間のコンタクト抵抗を低くするために行われ
るものである。次に図１３（ａ）に示すように、ポリシ
リコンまたは非晶質シリコン１２１０を層間絶縁膜表面
が現れるまでエッチバックし、ビットコンタクト１２０
８内のみにポリシリコンまたは非晶質シリコン１２０９
および１２１０が埋め込まれたプラグ構造を形成する。
次にタングステンシリサイド膜１３１１を全面に形成
し、フォトリソグラフィ技術とエッチングによって、図
１３（ｂ）に示すようにビット線１３１２を形成する。
次に図１３（ｃ）に示すように層間絶縁膜１３２１を全
面に成長し、ソース拡散層上に容量コンタクト１３３１
を開口する。次に図１４（ａ）に示すように、薄いポリ
シリコンまたは非晶質シリコン１４１１を成長しリンを
全面にイオン注入する。このイオン注入は、シリコン基
板との間のコンタクト抵抗を低くするために行われるも
のである。次に図１４（ｂ）に示すように、厚いポリシ
リコンまたは非晶質シリコンを成長して容量コンタクト
１３３１を埋め込み、リンを全面にイオン注入し、層間
絶縁膜表面が現れるまでエッチバックして、容量コンタ
クト１３３１内のみにポリシリコンまたは非晶質シリコ
ン１４１１と１４１２が埋め込まれたプラグ構造を形成
する。次に図１５（ａ）に示すように、全面にリンをド
ープした非晶質シリコンを成長し、フォトリソグラフィ
技術とエッチングによって容量の下部電極１５１１を形
成し、公知の技術により、ＨＳＧ（Ｈｅｍｉ−ｓｐｈｅ
ｒｉｃａｌ−Ｇｒａｉｎ）と呼ばれる微小な凹凸を形成
することによって下部電極の表面積を増大させる。次に
図１５（ｂ）に示すように、容量絶縁膜１５２１と上部
電極１５２２を形成し、ＤＲＡＭのメモリセルが完成す
る。
【０００２】ビットコンタクト１２０８および容量コン
タクト１３３１の充填材料１２０９，１２１０，１４１
１，１４１２は、通常熱ＣＶＤ法によってＳｉＨ4 また
はＳｉ2 Ｈ6 を熱分解して成長される。熱分解の温度が
約６００℃の遷移温度を越える場合、コンタクトの充填
材料はグレインサイズが３０〜２００ｎｍ程度のポリシ
リコンとなる。熱分解の温度が遷移温度を下回る場合、
充填材料は成長直後の状態では非晶質シリコンである
が、その後のプロセスで加えられる熱処理によって、グ
レインサイズが３０〜３００ｎｍ程度のポリシリコンと
なる。充填材料であるポリシリコン中の不純物の拡散係
数が大きいため、素子形成プロセス完了時点では、コン
タクト内部の不純物の濃度はほぼ一様となる。
タクト１３３１の充填材料１２０９，１２１０，１４１
１，１４１２は、通常熱ＣＶＤ法によってＳｉＨ4 また
はＳｉ2 Ｈ6 を熱分解して成長される。熱分解の温度が
約６００℃の遷移温度を越える場合、コンタクトの充填
材料はグレインサイズが３０〜２００ｎｍ程度のポリシ
リコンとなる。熱分解の温度が遷移温度を下回る場合、
充填材料は成長直後の状態では非晶質シリコンである
が、その後のプロセスで加えられる熱処理によって、グ
レインサイズが３０〜３００ｎｍ程度のポリシリコンと
なる。充填材料であるポリシリコン中の不純物の拡散係
数が大きいため、素子形成プロセス完了時点では、コン
タクト内部の不純物の濃度はほぼ一様となる。
【０００３】図２０はもう一つの従来の方法によるＤＲ
ＡＭのメモリセルの製造方法を説明したものである。図
１４（ｃ）に示すように、容量コンタクト１３３１を開
口したのち、図２０（ａ）に示すように全面に厚くリン
を１×１０20ｃｍ-3以上含む非晶質シリコン２００１を
成長する。次に図２０（ｂ）に示すように、フォトリソ
グラフィ技術とエッチングによって容量の下部電極２０
０２を形成し、公知の技術により、ＨＳＧと呼ばれる微
小な凹凸を形成することによって下部電極の表面積を増
大させる。この場合も、コンタクト充填材料２００１は
成長直後の状態では非晶質シリコンであるが、その後の
プロセスで加えられる熱処理によって、グレインサイズ
が３０〜３００ｎｍ程度のポリシリコンとなる。
ＡＭのメモリセルの製造方法を説明したものである。図
１４（ｃ）に示すように、容量コンタクト１３３１を開
口したのち、図２０（ａ）に示すように全面に厚くリン
を１×１０20ｃｍ-3以上含む非晶質シリコン２００１を
成長する。次に図２０（ｂ）に示すように、フォトリソ
グラフィ技術とエッチングによって容量の下部電極２０
０２を形成し、公知の技術により、ＨＳＧと呼ばれる微
小な凹凸を形成することによって下部電極の表面積を増
大させる。この場合も、コンタクト充填材料２００１は
成長直後の状態では非晶質シリコンであるが、その後の
プロセスで加えられる熱処理によって、グレインサイズ
が３０〜３００ｎｍ程度のポリシリコンとなる。
【０００４】
【発明が解決しようとする課題】上述したＤＲＡＭのメ
モリセルでは、容量に電圧を印加したときに電極が空乏
化して容量が低下することを抑制するため、通常容量の
下部電極に高濃度のドーパントがドープされている。ま
た、コンタクト孔１２０８，１３３１はポリシリコンで
充填されている。ポリシリコン中のドーパントの拡散
は、単結晶シリコン中に比べて１００〜１００００倍も
速いため、下部電極１５１１に含まれる高濃度のドーパ
ントはコンタクト内部のポリシリコンを通して容易にシ
リコン基板へと拡散し、ｎ型のソースまたはドレイン拡
散層の広がりを大きくしていた。その結果、ＭＯＳＦＥ
Ｔのパンチスルーが起こりやすい、素子分離特性が劣化
する、記憶情報の保持特性が劣化する、などの問題が生
じていた。
モリセルでは、容量に電圧を印加したときに電極が空乏
化して容量が低下することを抑制するため、通常容量の
下部電極に高濃度のドーパントがドープされている。ま
た、コンタクト孔１２０８，１３３１はポリシリコンで
充填されている。ポリシリコン中のドーパントの拡散
は、単結晶シリコン中に比べて１００〜１００００倍も
速いため、下部電極１５１１に含まれる高濃度のドーパ
ントはコンタクト内部のポリシリコンを通して容易にシ
リコン基板へと拡散し、ｎ型のソースまたはドレイン拡
散層の広がりを大きくしていた。その結果、ＭＯＳＦＥ
Ｔのパンチスルーが起こりやすい、素子分離特性が劣化
する、記憶情報の保持特性が劣化する、などの問題が生
じていた。
【０００５】この問題を解決する方法の一つに、コンタ
クトの充填材料を単結晶シリコンとすることが考えられ
る。特開平２−１４３４５６には、コンタクト孔１２０
８の充填と下部電極の形成を、選択エピタキシャル成長
によって行う方法が提示されている。この方法では、図
１３のコンタクト孔１３３１開孔後、ソースまたはドレ
イン拡散層を種としてドープされた単結晶シリコンをエ
ピタキシャル成長させ、下部電極もエピタキシャルシリ
コンで形成する。選択エピタキシャルシリコン形成は、
下部電極が所望の大きさまでに成長した時点で停止させ
る。これによって、下部電極形成のためのフォトリソグ
ラフィ工程およびエッチング工程が不要になることが述
べられている。
クトの充填材料を単結晶シリコンとすることが考えられ
る。特開平２−１４３４５６には、コンタクト孔１２０
８の充填と下部電極の形成を、選択エピタキシャル成長
によって行う方法が提示されている。この方法では、図
１３のコンタクト孔１３３１開孔後、ソースまたはドレ
イン拡散層を種としてドープされた単結晶シリコンをエ
ピタキシャル成長させ、下部電極もエピタキシャルシリ
コンで形成する。選択エピタキシャルシリコン形成は、
下部電極が所望の大きさまでに成長した時点で停止させ
る。これによって、下部電極形成のためのフォトリソグ
ラフィ工程およびエッチング工程が不要になることが述
べられている。
【０００６】しかし、この方法では、以下に示すような
問題点があった。第１に、下部電極の形状は電極側面の
面方位に応じた横方向の成長速度で決まるため、下部電
極の構造を任意に決めることができない。第２に、コン
タクトおよび下部電極を低抵抗とするためには選択エピ
タキシャル成長シリコンの不純物濃度を高くする必要が
あるが、これによってソースまたはドレインとの界面近
傍での濃度も高くなるため、シリコン基板への不純物の
拡散が十分に抑えられない。第３に、成長直後の下部電
極が非晶質でないため、ＨＳＧ形成による容量増大が不
可能である。
問題点があった。第１に、下部電極の形状は電極側面の
面方位に応じた横方向の成長速度で決まるため、下部電
極の構造を任意に決めることができない。第２に、コン
タクトおよび下部電極を低抵抗とするためには選択エピ
タキシャル成長シリコンの不純物濃度を高くする必要が
あるが、これによってソースまたはドレインとの界面近
傍での濃度も高くなるため、シリコン基板への不純物の
拡散が十分に抑えられない。第３に、成長直後の下部電
極が非晶質でないため、ＨＳＧ形成による容量増大が不
可能である。
【０００７】
【課題を解決するための手段】本発明の目的は、ＭＯＳ
ＦＥＴのソースおよびドレイン上に開口されたコンタク
ト内の充填材料からシリコン基板へのドーパントの拡散
を抑制し、ＭＯＳＦＥＴのソース・ドレイン間および隣
接する素子間でのパンチスルーが生じにくく記憶の保持
特性の良好なＤＲＡＭの構造とその製造方法を提供する
ことである。この目的を実現するために、本発明では電
荷を蓄積するための容量と電荷入出力制御用のＭＯＳＦ
ＥＴとを備え、ＭＯＳＦＥＴのソースが前記容量の蓄積
電極と絶縁膜に開口されたコンタクト孔に埋め込まれた
導体を介して接続されている構造のメモリセルを有する
ＤＲＡＭにおいて、該コンタクトにおいて、コンタクト
孔に埋め込まれている導体のうち少なくともＭＯＳＦＥ
Ｔのソースとの接触部分のシリコンのドーピング濃度
が、該ＭＯＳＦＥＴのソース側で低く蓄積容量側で高い
ことを特徴としている。また、本発明のＤＲＡＭは、Ｍ
ＯＳＦＥＴのドレインと配線を接続するコンタクトの充
填材料がシリコンであり、そのドーピング濃度が該ＭＯ
ＳＦＥＴのドレイン側で低く蓄積容量側で高いことを特
徴としている。また、本発明のＤＲＡＭは、該コンタク
トを充填するシリコンのＭＯＳＦＥＴのソースまたはド
レインとの接触部分が単結晶シリコンからなることを特
徴としている。また、本発明のＤＲＡＭの製造方法は、
前記蓄積容量を不純物をドープした非晶質シリコンとし
て形成することを特徴としている。
ＦＥＴのソースおよびドレイン上に開口されたコンタク
ト内の充填材料からシリコン基板へのドーパントの拡散
を抑制し、ＭＯＳＦＥＴのソース・ドレイン間および隣
接する素子間でのパンチスルーが生じにくく記憶の保持
特性の良好なＤＲＡＭの構造とその製造方法を提供する
ことである。この目的を実現するために、本発明では電
荷を蓄積するための容量と電荷入出力制御用のＭＯＳＦ
ＥＴとを備え、ＭＯＳＦＥＴのソースが前記容量の蓄積
電極と絶縁膜に開口されたコンタクト孔に埋め込まれた
導体を介して接続されている構造のメモリセルを有する
ＤＲＡＭにおいて、該コンタクトにおいて、コンタクト
孔に埋め込まれている導体のうち少なくともＭＯＳＦＥ
Ｔのソースとの接触部分のシリコンのドーピング濃度
が、該ＭＯＳＦＥＴのソース側で低く蓄積容量側で高い
ことを特徴としている。また、本発明のＤＲＡＭは、Ｍ
ＯＳＦＥＴのドレインと配線を接続するコンタクトの充
填材料がシリコンであり、そのドーピング濃度が該ＭＯ
ＳＦＥＴのドレイン側で低く蓄積容量側で高いことを特
徴としている。また、本発明のＤＲＡＭは、該コンタク
トを充填するシリコンのＭＯＳＦＥＴのソースまたはド
レインとの接触部分が単結晶シリコンからなることを特
徴としている。また、本発明のＤＲＡＭの製造方法は、
前記蓄積容量を不純物をドープした非晶質シリコンとし
て形成することを特徴としている。
【０００８】
（実施例１）次に、本発明について、図を用いて説明す
る。図１〜５は本発明の実施例１によるＤＲＡＭセルの
製造方法を説明したものである。図１（ａ）に示すよう
に、ｐ型シリコン基板１０１上に素子分離領域１０２を
設け、素子領域１０３上にゲート絶縁膜１００、ゲート
電極１０４とｎ型のソース拡散層１０５およびドレイン
拡散層１０６を形成する。次に図１（ｂ）に示すよう
に、層間絶縁膜１０７を全面に形成した後、ドレイン拡
散層１０６上にビットコンタクト１０８を開口し、全面
に薄くポリシリコンまたは非晶質シリコン１０９を形成
してｎ型ドーパントのリンをイオン注入する。次に図１
（ｃ）に示すように、厚いポリシリコンまたは非晶質シ
リコン１１０を形成してビットコンタクト１０８を埋め
込み、リンを全面にイオン注入する。次に図２（ａ）に
示すように、ポリシリコンまたは非晶質シリコン１１０
を層間絶縁膜表面が現れるまでエッチバックし、ビット
コンタクト１０８内のみにポリシリコンまたは非晶質シ
リコンが埋め込まれたプラグ構造を形成する。次にタン
グステンシリサイド膜２１１を全面に形成し、フォトリ
ソグラフィ技術とエッチングによって、図２（ｂ）に示
すようにビット線２１２を形成する。次に図２（ｃ）に
示すように層間絶縁膜２２１を全面に成長し、ソース拡
散層上に容量コンタクト２３１を開口する。次に図３
（ａ）に示すように、開口部に露出したシリコン基板を
種とする選択エピタキシャル成長によって、ｎ型のドー
パントを１×１０18〜１×１０20ｃｍ-3程度含む単結晶
シリコン層３０１をコンタクト孔の途中まで成長させ
る。次に図３（ｂ）に示すように、全面にｎ型ドーパン
トを１×１０20ｃｍ-3以上含む非晶質シリコン３０２を
４００〜１０００ｎｍ程度の厚みに成長させる。次に図
４（ａ）に示すようにフォトリソグラフィ技術とエッチ
ング技術によって、容量の下部電極を形成し、公知の方
法により、ＨＳＧ（Ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ−Ｇ
ｒａｉｎ）と呼ばれる微小な凹凸を形成することによっ
て下部電極４１１の表面積を増大させる。次に図４
（ｂ）に示すように、容量絶縁膜４２１と上部電極４２
２を形成し、ＤＲＡＭのメモリセルが完成する。なお、
もしＨＳＧ化による下部電極の表面積増大化を行わない
場合には、非晶質シリコン３０２はより成長速度の大き
い多結晶シリコンとしても良い。また、下部電極へのｎ
型ドーパントのドーピングは、成膜後にイオン注入等で
行っても良い。なお、ｎ型非晶質シリコン３０２を成長
する前に、厚みが５〜５０ｎｍ程度でｎ型ドーパント濃
度が５×１０19ｃｍ-3以下の非晶質シリコンを成長させ
てもよい。また、ｎ型ドーパントは、リンまたはヒ素が
用いられる。
る。図１〜５は本発明の実施例１によるＤＲＡＭセルの
製造方法を説明したものである。図１（ａ）に示すよう
に、ｐ型シリコン基板１０１上に素子分離領域１０２を
設け、素子領域１０３上にゲート絶縁膜１００、ゲート
電極１０４とｎ型のソース拡散層１０５およびドレイン
拡散層１０６を形成する。次に図１（ｂ）に示すよう
に、層間絶縁膜１０７を全面に形成した後、ドレイン拡
散層１０６上にビットコンタクト１０８を開口し、全面
に薄くポリシリコンまたは非晶質シリコン１０９を形成
してｎ型ドーパントのリンをイオン注入する。次に図１
（ｃ）に示すように、厚いポリシリコンまたは非晶質シ
リコン１１０を形成してビットコンタクト１０８を埋め
込み、リンを全面にイオン注入する。次に図２（ａ）に
示すように、ポリシリコンまたは非晶質シリコン１１０
を層間絶縁膜表面が現れるまでエッチバックし、ビット
コンタクト１０８内のみにポリシリコンまたは非晶質シ
リコンが埋め込まれたプラグ構造を形成する。次にタン
グステンシリサイド膜２１１を全面に形成し、フォトリ
ソグラフィ技術とエッチングによって、図２（ｂ）に示
すようにビット線２１２を形成する。次に図２（ｃ）に
示すように層間絶縁膜２２１を全面に成長し、ソース拡
散層上に容量コンタクト２３１を開口する。次に図３
（ａ）に示すように、開口部に露出したシリコン基板を
種とする選択エピタキシャル成長によって、ｎ型のドー
パントを１×１０18〜１×１０20ｃｍ-3程度含む単結晶
シリコン層３０１をコンタクト孔の途中まで成長させ
る。次に図３（ｂ）に示すように、全面にｎ型ドーパン
トを１×１０20ｃｍ-3以上含む非晶質シリコン３０２を
４００〜１０００ｎｍ程度の厚みに成長させる。次に図
４（ａ）に示すようにフォトリソグラフィ技術とエッチ
ング技術によって、容量の下部電極を形成し、公知の方
法により、ＨＳＧ（Ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ−Ｇ
ｒａｉｎ）と呼ばれる微小な凹凸を形成することによっ
て下部電極４１１の表面積を増大させる。次に図４
（ｂ）に示すように、容量絶縁膜４２１と上部電極４２
２を形成し、ＤＲＡＭのメモリセルが完成する。なお、
もしＨＳＧ化による下部電極の表面積増大化を行わない
場合には、非晶質シリコン３０２はより成長速度の大き
い多結晶シリコンとしても良い。また、下部電極へのｎ
型ドーパントのドーピングは、成膜後にイオン注入等で
行っても良い。なお、ｎ型非晶質シリコン３０２を成長
する前に、厚みが５〜５０ｎｍ程度でｎ型ドーパント濃
度が５×１０19ｃｍ-3以下の非晶質シリコンを成長させ
てもよい。また、ｎ型ドーパントは、リンまたはヒ素が
用いられる。
【０００９】この場合、容量コンタクト２３１の充填材
料が、ポリシリコンに比べてドーパントの拡散の遅い単
結晶シリコンとしたので、蓄積容量およびコンタクトか
らシリコン基板へのドーパントの拡散が抑制されるた
め、空乏化による容量低下を防ぐために蓄積電極部のド
ーパント濃度を高くしても、パンチスルーを十分に防止
でき、またＤＲＡＭとしての記憶情報の保持特性改善が
可能である。また、単結晶シリコンはポリシリコンに比
べて抵抗率が低いため、１×１０20ｃｍ-3以下のドーパ
ント濃度でも十分低いコンタクト抵抗が得られる。さら
に、容量の下部電極を非晶質シリコンで形成すれば、Ｈ
ＳＧ化による容量増大が可能である。 （実施例２）図５〜８は本発明の実施例２によるＤＲＡ
Ｍセルの製造方法を説明したものである。図５（ａ）に
示すように、ｐ型シリコン５０１基板上に素子分離領域
５０２を設け、素子領域５０３上にゲート電極５０４と
ｎ型のソース拡散層５０５およびドレイン拡散層５０６
を形成する。次に図５（ｂ）に示すように、層間絶縁膜
５０７を全面に形成した後、ドレイン拡散層５０６上に
ビットコンタクト５０８を開口し、全面に薄くポリシリ
コンまたは非晶質シリコン５０９を形成してリンをイオ
ン注入する。次に図５（ｃ）に示すように、厚いポリシ
リコンまたは非晶質シリコン５１０を形成してビットコ
ンタクト５０８を埋め込み、リンを全面にイオン注入す
る。次に図６（ａ）に示すように、ポリシリコンまたは
非晶質シリコン５１０を層間絶縁膜表面が現れるまでエ
ッチバックし、ビットコンタクト５０８内のみにポリシ
リコンまたは非晶質シリコンが埋め込まれたプラグ構造
を形成する。次にタングステンシリサイド膜６１１を全
面に形成し、フォトリソグラフィ技術とエッチングによ
って、図６（ｂ）に示すようにビット線６１２を形成す
る。次に図６（ｃ）に示すように層間絶縁膜６２１を全
面に成長し、ソース拡散層上に容量コンタクト６３１を
開口する。次に図７（ａ）に示すように、開口部に露出
したシリコン基板を種とする選択エピタキシャル成長に
よって、ｎ型のドーパントを１×１０18〜１×１０20ｃ
ｍ-3程度含む単結晶シリコン層７１１を５０〜１００ｎ
ｍ程度の厚みにまで成長させ、その後さらにｎ型のドー
パントを１×１０20ｃｍ-3以上含む単結晶シリコン層７
１２を選択エピタキシャル成長させる。次に図７（ｂ）
に示すように、全面にｎ型ドーパントを１×１０20ｃｍ
-3以上含む非晶質シリコン７２１を４００〜１０００ｎ
ｍ程度の厚みに成長する。次に図８（ａ）に示すように
フォトリソグラフィ技術とエッチング技術によって下部
電極形状を定めた後、公知の方法により、ＨＳＧ（Ｈｅ
ｍｉ−ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）と呼ばれる微
小な凹凸を形成することによって表面積が増大した下部
電極８１１が形成される。次に図８（ｂ）に示すよう
に、容量絶縁膜８２１と上部電極８２２を形成し、ＤＲ
ＡＭのメモリセルが完成する。なお、もしＨＳＧ化によ
る下部電極の表面積増大を行わない場合には、非晶質シ
リコン７２１はより成長速度の大きい多結晶シリコンと
しても良い。また、下部電極へのｎ型ドーパントのドー
ピングは、成膜後にイオン注入等で行っても良い。
料が、ポリシリコンに比べてドーパントの拡散の遅い単
結晶シリコンとしたので、蓄積容量およびコンタクトか
らシリコン基板へのドーパントの拡散が抑制されるた
め、空乏化による容量低下を防ぐために蓄積電極部のド
ーパント濃度を高くしても、パンチスルーを十分に防止
でき、またＤＲＡＭとしての記憶情報の保持特性改善が
可能である。また、単結晶シリコンはポリシリコンに比
べて抵抗率が低いため、１×１０20ｃｍ-3以下のドーパ
ント濃度でも十分低いコンタクト抵抗が得られる。さら
に、容量の下部電極を非晶質シリコンで形成すれば、Ｈ
ＳＧ化による容量増大が可能である。 （実施例２）図５〜８は本発明の実施例２によるＤＲＡ
Ｍセルの製造方法を説明したものである。図５（ａ）に
示すように、ｐ型シリコン５０１基板上に素子分離領域
５０２を設け、素子領域５０３上にゲート電極５０４と
ｎ型のソース拡散層５０５およびドレイン拡散層５０６
を形成する。次に図５（ｂ）に示すように、層間絶縁膜
５０７を全面に形成した後、ドレイン拡散層５０６上に
ビットコンタクト５０８を開口し、全面に薄くポリシリ
コンまたは非晶質シリコン５０９を形成してリンをイオ
ン注入する。次に図５（ｃ）に示すように、厚いポリシ
リコンまたは非晶質シリコン５１０を形成してビットコ
ンタクト５０８を埋め込み、リンを全面にイオン注入す
る。次に図６（ａ）に示すように、ポリシリコンまたは
非晶質シリコン５１０を層間絶縁膜表面が現れるまでエ
ッチバックし、ビットコンタクト５０８内のみにポリシ
リコンまたは非晶質シリコンが埋め込まれたプラグ構造
を形成する。次にタングステンシリサイド膜６１１を全
面に形成し、フォトリソグラフィ技術とエッチングによ
って、図６（ｂ）に示すようにビット線６１２を形成す
る。次に図６（ｃ）に示すように層間絶縁膜６２１を全
面に成長し、ソース拡散層上に容量コンタクト６３１を
開口する。次に図７（ａ）に示すように、開口部に露出
したシリコン基板を種とする選択エピタキシャル成長に
よって、ｎ型のドーパントを１×１０18〜１×１０20ｃ
ｍ-3程度含む単結晶シリコン層７１１を５０〜１００ｎ
ｍ程度の厚みにまで成長させ、その後さらにｎ型のドー
パントを１×１０20ｃｍ-3以上含む単結晶シリコン層７
１２を選択エピタキシャル成長させる。次に図７（ｂ）
に示すように、全面にｎ型ドーパントを１×１０20ｃｍ
-3以上含む非晶質シリコン７２１を４００〜１０００ｎ
ｍ程度の厚みに成長する。次に図８（ａ）に示すように
フォトリソグラフィ技術とエッチング技術によって下部
電極形状を定めた後、公知の方法により、ＨＳＧ（Ｈｅ
ｍｉ−ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）と呼ばれる微
小な凹凸を形成することによって表面積が増大した下部
電極８１１が形成される。次に図８（ｂ）に示すよう
に、容量絶縁膜８２１と上部電極８２２を形成し、ＤＲ
ＡＭのメモリセルが完成する。なお、もしＨＳＧ化によ
る下部電極の表面積増大を行わない場合には、非晶質シ
リコン７２１はより成長速度の大きい多結晶シリコンと
しても良い。また、下部電極へのｎ型ドーパントのドー
ピングは、成膜後にイオン注入等で行っても良い。
【００１０】この場合、容量コンタクト６３１の充填材
料を、ポリシリコンに比べてドーパントの拡散の遅い単
結晶シリコンとし、またドーパント濃度が１×１０20ｃ
ｍ-3以下の単結晶シリコン層７１１の上に、ポリシリコ
ンや非晶質シリコンではなく、ドーパント濃度が１×１
０20ｃｍ-3以上の低抵抗な単結晶シリコン層７１２を積
層した２層構造としたので、実施例１の場合と同様にパ
ンチスルー抑制やＤＲＡＭとしての保持特性の改善が可
能であるのに加え、コンタクト抵抗は実施例１の場合よ
りさらに低くできる。 （実施例３）図９〜１１は本発明の実施例３によるＤＲ
ＡＭセルの製造方法を説明したものである。図９（ａ）
に示すように、ｐ型シリコン基板９０１上に素子分離領
域９０２を設け、素子領域９０３上にゲート電極９０４
とｎ型のソース拡散層９０５およびドレイン拡散層９０
６を形成する。次に図９（ｂ）に示すように、層間絶縁
膜９０７を全面に形成した後、ドレイン拡散層９０６上
にビットコンタクト９０８を開口し、開口部に露出した
シリコン基板を種とする選択エピタキシャル成長によっ
て、ｎ型のドーパントを１×１０18〜１×１０20ｃｍ-3
程度含む単結晶シリコン層９１１を５０〜１００ｎｍ程
度の厚みまで成長させ、その後さらにｎ型のドーパント
を１×１０20ｃｍ-3以上含む単結晶シリコン層９１２を
ビットコンタクト９０８がほぼ埋まる程度まで成長し、
その後全面にタングステンシリサイド膜９１３を全面に
形成する。次に図９（ｃ）に示すように、フォトリソグ
ラフィ技術とエッチングによって、ビット線９３１を形
成する。次に図１０（ａ）に示すように、層間絶縁膜１
０１１を全面に成長し、ソース拡散層上に容量コンタク
ト１０１２を開口し、開口部のシリコン基板を種とする
選択エピタキシャル成長によって、ｎ型のドーパントを
１×１０18〜１×１０20ｃｍ-3程度含む単結晶シリコン
層１０１３を５０〜１００ｎｍ程度の厚みにまで成長さ
せ、その後さらにｎ型のドーパントを１×１０20ｃｍ-3
以上含む単結晶シリコン層１０１４を容量コンタクト１
０１２がほぼ埋まる程度まで選択エピタキシャル成長さ
せ、その後全面にｎ型ドーパントを１×１０20ｃｍ-3以
上含む非晶質シリコン１０１５を４００〜１０００ｎｍ
程度の厚みに成長する。次に図１０（ｂ）に示すよう
に、フォトリソグラフィ技術とエッチング技術によって
下部電極形状を定めた後、公知の方法により、ＨＳＧ
（Ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）と呼ば
れる微小な凹凸を形成することによって表面積を増大し
た下部電極１０２１が形成される。次に図１１に示すよ
うに、容量絶縁膜１１０１と上部電極１１０２を形成
し、ＤＲＡＭのメモリセルが完成する。なお、もしＨＳ
Ｇ化による下部電極の表面積増大を行わない場合には、
非晶質シリコン１０１５はより成長速度の大きい多結晶
シリコンとしても良い。また、下部電極へのｎ型ドーパ
ントのドーピングは、成膜後にイオン注入等で行っても
良い。
料を、ポリシリコンに比べてドーパントの拡散の遅い単
結晶シリコンとし、またドーパント濃度が１×１０20ｃ
ｍ-3以下の単結晶シリコン層７１１の上に、ポリシリコ
ンや非晶質シリコンではなく、ドーパント濃度が１×１
０20ｃｍ-3以上の低抵抗な単結晶シリコン層７１２を積
層した２層構造としたので、実施例１の場合と同様にパ
ンチスルー抑制やＤＲＡＭとしての保持特性の改善が可
能であるのに加え、コンタクト抵抗は実施例１の場合よ
りさらに低くできる。 （実施例３）図９〜１１は本発明の実施例３によるＤＲ
ＡＭセルの製造方法を説明したものである。図９（ａ）
に示すように、ｐ型シリコン基板９０１上に素子分離領
域９０２を設け、素子領域９０３上にゲート電極９０４
とｎ型のソース拡散層９０５およびドレイン拡散層９０
６を形成する。次に図９（ｂ）に示すように、層間絶縁
膜９０７を全面に形成した後、ドレイン拡散層９０６上
にビットコンタクト９０８を開口し、開口部に露出した
シリコン基板を種とする選択エピタキシャル成長によっ
て、ｎ型のドーパントを１×１０18〜１×１０20ｃｍ-3
程度含む単結晶シリコン層９１１を５０〜１００ｎｍ程
度の厚みまで成長させ、その後さらにｎ型のドーパント
を１×１０20ｃｍ-3以上含む単結晶シリコン層９１２を
ビットコンタクト９０８がほぼ埋まる程度まで成長し、
その後全面にタングステンシリサイド膜９１３を全面に
形成する。次に図９（ｃ）に示すように、フォトリソグ
ラフィ技術とエッチングによって、ビット線９３１を形
成する。次に図１０（ａ）に示すように、層間絶縁膜１
０１１を全面に成長し、ソース拡散層上に容量コンタク
ト１０１２を開口し、開口部のシリコン基板を種とする
選択エピタキシャル成長によって、ｎ型のドーパントを
１×１０18〜１×１０20ｃｍ-3程度含む単結晶シリコン
層１０１３を５０〜１００ｎｍ程度の厚みにまで成長さ
せ、その後さらにｎ型のドーパントを１×１０20ｃｍ-3
以上含む単結晶シリコン層１０１４を容量コンタクト１
０１２がほぼ埋まる程度まで選択エピタキシャル成長さ
せ、その後全面にｎ型ドーパントを１×１０20ｃｍ-3以
上含む非晶質シリコン１０１５を４００〜１０００ｎｍ
程度の厚みに成長する。次に図１０（ｂ）に示すよう
に、フォトリソグラフィ技術とエッチング技術によって
下部電極形状を定めた後、公知の方法により、ＨＳＧ
（Ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）と呼ば
れる微小な凹凸を形成することによって表面積を増大し
た下部電極１０２１が形成される。次に図１１に示すよ
うに、容量絶縁膜１１０１と上部電極１１０２を形成
し、ＤＲＡＭのメモリセルが完成する。なお、もしＨＳ
Ｇ化による下部電極の表面積増大を行わない場合には、
非晶質シリコン１０１５はより成長速度の大きい多結晶
シリコンとしても良い。また、下部電極へのｎ型ドーパ
ントのドーピングは、成膜後にイオン注入等で行っても
良い。
【００１１】この場合、容量コンタクト１０１２だけで
なくビットコンタクト９０８の充填材料も単結晶シリコ
ンとしたので、ビットコンタクトから基板への拡散も抑
制でき、実施例１、２の場合より大きなパンチスルー抑
制効果が得られる。 （実施例４）図１６〜１９は本発明の実施例４によるＤ
ＲＡＭセルの製造方法を説明したものである。図１６
（ａ）に示すように、ｐ型シリコン基板１６０１上に素
子分離領域１６０２を設け、素子領域１６０３上にゲー
ト電極１６０４とｎ型のソース拡散層１６０５およびド
レイン拡散層１６０６を形成する。次に図１６（ｂ）に
示すように、層間絶縁膜１６０７を全面に形成した後、
ドレイン拡散層１６０６上にビットコンタクト１６０８
を開口し、ｎ型ドーパント濃度が１×１０20ｃｍ-3以下
のポリシリコンまたは非晶質シリコン１６０９を２０〜
１００ｎｍの厚みに形成する。次に図１６（ｃ）に示す
ように、ｎ型ドーパント濃度が１×１０20ｃｍ-3以上の
厚いポリシリコンまたは非晶質シリコン１６１０を形成
してビットコンタクト１６０８を埋め込む。次にポリシ
リコンまたは非晶質シリコン１６１０を層間絶縁膜表面
が現れるまでエッチバックし、ビットコンタクト１６０
８内のみにポリシリコンまたは非晶質シリコン１６０９
および１６１０が埋め込まれたプラグ構造を形成し、そ
の後図１７（ａ）に示すように、全面にタングステンシ
リサイド膜１７１１を形成する。次に図１７（ｂ）に示
すように、フォトリソグラフィ技術とエッチングによっ
て、ビット線１７１２を形成する。次に図１７（ｃ）に
示すように、層間絶縁膜１７２１を全面に成長し、ソー
ス拡散層１６０５上に容量コンタクト１７３１を開口す
る。次に図１８（ａ）に示すように、ｎ型ドーパント濃
度が１×１０20ｃｍ-3以下のポリシリコンまたは非晶質
シリコン１８１１を２０〜１００ｎｍの厚みに形成す
る。次に図１８（ｂ）に示すように、ｎ型ドーパント濃
度が１×１０20ｃｍ-3以上の厚いポリシリコンまたは非
晶質シリコン１８１２を形成して容量コンタクト１７３
１を埋め込み、層間絶縁膜が現れるまでエッチバック
し、容量コンタクト１７３１内のみにポリシリコンまた
は非晶質シリコン１８１１および１８１２が埋め込まれ
たプラグ構造を形成する。次に全面にｎ型ドーパントを
１×１０20ｃｍ-3以上含む非晶質シリコンを４００〜１
０００ｎｍ程度の厚みに成長し、フォトリソグラフィ技
術とエッチング技術によって下部電極形状を定めた後、
公知の方法によりＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａ
ｌ−Ｇｒａｉｎ）と呼ばれる微小な凹凸を形成すること
によって表面積が増大した下部電極１９１１が形成され
る。次に図１９（ｂ）に示すように、容量絶縁膜１９２
１と上部電極１９２２を形成し、ＤＲＡＭのメモリセル
が完成する。なお、もしＨＳＧ化による下部電極の表面
積増大を行わない場合には、非晶質シリコン１９１１は
より成長速度の大きい多結晶シリコンとしても良い。ま
た、下部電極へのｎ型ドーパントのドーピングは、成膜
後にイオン注入等で行っても良い。
なくビットコンタクト９０８の充填材料も単結晶シリコ
ンとしたので、ビットコンタクトから基板への拡散も抑
制でき、実施例１、２の場合より大きなパンチスルー抑
制効果が得られる。 （実施例４）図１６〜１９は本発明の実施例４によるＤ
ＲＡＭセルの製造方法を説明したものである。図１６
（ａ）に示すように、ｐ型シリコン基板１６０１上に素
子分離領域１６０２を設け、素子領域１６０３上にゲー
ト電極１６０４とｎ型のソース拡散層１６０５およびド
レイン拡散層１６０６を形成する。次に図１６（ｂ）に
示すように、層間絶縁膜１６０７を全面に形成した後、
ドレイン拡散層１６０６上にビットコンタクト１６０８
を開口し、ｎ型ドーパント濃度が１×１０20ｃｍ-3以下
のポリシリコンまたは非晶質シリコン１６０９を２０〜
１００ｎｍの厚みに形成する。次に図１６（ｃ）に示す
ように、ｎ型ドーパント濃度が１×１０20ｃｍ-3以上の
厚いポリシリコンまたは非晶質シリコン１６１０を形成
してビットコンタクト１６０８を埋め込む。次にポリシ
リコンまたは非晶質シリコン１６１０を層間絶縁膜表面
が現れるまでエッチバックし、ビットコンタクト１６０
８内のみにポリシリコンまたは非晶質シリコン１６０９
および１６１０が埋め込まれたプラグ構造を形成し、そ
の後図１７（ａ）に示すように、全面にタングステンシ
リサイド膜１７１１を形成する。次に図１７（ｂ）に示
すように、フォトリソグラフィ技術とエッチングによっ
て、ビット線１７１２を形成する。次に図１７（ｃ）に
示すように、層間絶縁膜１７２１を全面に成長し、ソー
ス拡散層１６０５上に容量コンタクト１７３１を開口す
る。次に図１８（ａ）に示すように、ｎ型ドーパント濃
度が１×１０20ｃｍ-3以下のポリシリコンまたは非晶質
シリコン１８１１を２０〜１００ｎｍの厚みに形成す
る。次に図１８（ｂ）に示すように、ｎ型ドーパント濃
度が１×１０20ｃｍ-3以上の厚いポリシリコンまたは非
晶質シリコン１８１２を形成して容量コンタクト１７３
１を埋め込み、層間絶縁膜が現れるまでエッチバック
し、容量コンタクト１７３１内のみにポリシリコンまた
は非晶質シリコン１８１１および１８１２が埋め込まれ
たプラグ構造を形成する。次に全面にｎ型ドーパントを
１×１０20ｃｍ-3以上含む非晶質シリコンを４００〜１
０００ｎｍ程度の厚みに成長し、フォトリソグラフィ技
術とエッチング技術によって下部電極形状を定めた後、
公知の方法によりＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａ
ｌ−Ｇｒａｉｎ）と呼ばれる微小な凹凸を形成すること
によって表面積が増大した下部電極１９１１が形成され
る。次に図１９（ｂ）に示すように、容量絶縁膜１９２
１と上部電極１９２２を形成し、ＤＲＡＭのメモリセル
が完成する。なお、もしＨＳＧ化による下部電極の表面
積増大を行わない場合には、非晶質シリコン１９１１は
より成長速度の大きい多結晶シリコンとしても良い。ま
た、下部電極へのｎ型ドーパントのドーピングは、成膜
後にイオン注入等で行っても良い。
【００１２】この場合、容量コンタクト１７３１とビッ
トコンタクト１６０８の充填材料に選択エピタキシャル
シリコンを用いず、低ドープのポリシリコンまたは非晶
質シリコンと高ドープのポリシリコンまたは非晶質シリ
コンとすることで、高真空を得るための特別な装置なし
に従来のＣＶＤ装置だけでコンタクトを形成できる。ま
た、基板へのドーパントの拡散は、コンタクト形成後の
熱処理時間を制御することで抑制できる。
トコンタクト１６０８の充填材料に選択エピタキシャル
シリコンを用いず、低ドープのポリシリコンまたは非晶
質シリコンと高ドープのポリシリコンまたは非晶質シリ
コンとすることで、高真空を得るための特別な装置なし
に従来のＣＶＤ装置だけでコンタクトを形成できる。ま
た、基板へのドーパントの拡散は、コンタクト形成後の
熱処理時間を制御することで抑制できる。
【００１３】
【発明の効果】本発明の第１の実施例によれば、シリコ
ン基板の拡散層と下部電極をつなぐコンタクトの充填材
料の内、シリコン基板と接する５０〜２００ｎｍ厚の部
分がポリシリコンや非晶質シリコンより不純物の拡散し
にくい単結晶シリコンで形成されているため、高濃度に
ドープされた非晶質シリコン中のドーパントがシリコン
基板まで拡散してソース拡散層が深くなることを防止す
ることができ、パンチスルーおよび記憶情報の保持特性
を改善できる。また、該単結晶シリコン内のドーピング
濃度が１×１０18〜１×１０20ｃｍ-3とソースまたはド
レイン拡散層と同程度の濃度であるため、該単結晶シリ
コンからシリコン基板へのドーパントの拡散も生じな
い。さらに、該単結晶シリコン部の抵抗率は、従来充填
材料として用いられていた多結晶シリコンと異なり、上
記ドーピング濃度においても十分低い抵抗率を有するた
め、コンタクト抵抗を所望の低い値とすることができ
る。さらに、蓄積電極を非晶質シリコンとして成長して
いるため、ＨＳＧ化による容量増大が可能である。また
本発明の第２の実施例によれば、コンタクト上部の充填
材料を高くドープした単結晶シリコンとしたため、多結
晶シリコンを用いた場合よりさらにコンタクト抵抗を低
減できる。また本発明の第３の実施例によれば、容量コ
ンタクトに加えてビットコンタクトの充填材料にも１×
１０18〜１×１０20ｃｍ-3のドーパントを含む単結晶シ
リコンを用いたため、ソース拡散層だけでなくドレイン
拡散層が深くなることも抑制できるため、パンチスルー
をより効果的に防止することができる。また本発明の第
４の実施例によれば、容量コンタクトとビットコンタク
トの充填材料に選択エピタキシャルシリコンを用いず、
低ドープのポリシリコンまたは非晶質シリコンと高ドー
プのポリシリコンまたは非晶質シリコンとすることで、
高真空の特別な装置なしに従来のＣＶＤ装置だけでコン
タクトを形成できる。
ン基板の拡散層と下部電極をつなぐコンタクトの充填材
料の内、シリコン基板と接する５０〜２００ｎｍ厚の部
分がポリシリコンや非晶質シリコンより不純物の拡散し
にくい単結晶シリコンで形成されているため、高濃度に
ドープされた非晶質シリコン中のドーパントがシリコン
基板まで拡散してソース拡散層が深くなることを防止す
ることができ、パンチスルーおよび記憶情報の保持特性
を改善できる。また、該単結晶シリコン内のドーピング
濃度が１×１０18〜１×１０20ｃｍ-3とソースまたはド
レイン拡散層と同程度の濃度であるため、該単結晶シリ
コンからシリコン基板へのドーパントの拡散も生じな
い。さらに、該単結晶シリコン部の抵抗率は、従来充填
材料として用いられていた多結晶シリコンと異なり、上
記ドーピング濃度においても十分低い抵抗率を有するた
め、コンタクト抵抗を所望の低い値とすることができ
る。さらに、蓄積電極を非晶質シリコンとして成長して
いるため、ＨＳＧ化による容量増大が可能である。また
本発明の第２の実施例によれば、コンタクト上部の充填
材料を高くドープした単結晶シリコンとしたため、多結
晶シリコンを用いた場合よりさらにコンタクト抵抗を低
減できる。また本発明の第３の実施例によれば、容量コ
ンタクトに加えてビットコンタクトの充填材料にも１×
１０18〜１×１０20ｃｍ-3のドーパントを含む単結晶シ
リコンを用いたため、ソース拡散層だけでなくドレイン
拡散層が深くなることも抑制できるため、パンチスルー
をより効果的に防止することができる。また本発明の第
４の実施例によれば、容量コンタクトとビットコンタク
トの充填材料に選択エピタキシャルシリコンを用いず、
低ドープのポリシリコンまたは非晶質シリコンと高ドー
プのポリシリコンまたは非晶質シリコンとすることで、
高真空の特別な装置なしに従来のＣＶＤ装置だけでコン
タクトを形成できる。
【図１】本発明の第１の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図２】本発明の第１の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図３】本発明の第１の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図４】本発明の第１の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図５】本発明の第２の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図６】本発明の第２の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図７】本発明の第２の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図８】本発明の第２の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図９】本発明の第３の実施例のＤＲＡＭメモリセルの
製造工程を説明する図である。
製造工程を説明する図である。
【図１０】本発明の第３の実施例のＤＲＡＭメモリセル
の製造工程を説明する図である。
の製造工程を説明する図である。
【図１１】本発明の第３の実施例のＤＲＡＭメモリセル
の製造工程を説明する図である。
の製造工程を説明する図である。
【図１２】従来のＤＲＡＭメモリセルの製造工程を説明
する図である。
する図である。
【図１３】従来のＤＲＡＭメモリセルの製造工程を説明
する図である。
する図である。
【図１４】従来のＤＲＡＭメモリセルの製造工程を説明
する図である。
する図である。
【図１５】従来のＤＲＡＭメモリセルの製造工程を説明
する図である。
する図である。
【図１６】本発明の第４の実施例のＤＲＡＭメモリセル
の製造工程を説明する図である。
の製造工程を説明する図である。
【図１７】本発明の第４の実施例のＤＲＡＭメモリセル
の製造工程を説明する図である。
の製造工程を説明する図である。
【図１８】本発明の第４の実施例のＤＲＡＭメモリセル
の製造工程を説明する図である。
の製造工程を説明する図である。
【図１９】本発明の第４の実施例のＤＲＡＭメモリセル
の製造工程を説明する図である。
の製造工程を説明する図である。
【図２０】従来のＤＲＡＭメモリセルの製造工程を説明
する図である。
する図である。
１００ ゲート絶縁膜 １０１ シリコン基板 １０２ 素子分離酸化膜 １０３ 素子領域 １０４ ゲート電極 １０５ ソース拡散層 １０６ ドレイン拡散層 １０７ 層間絶縁膜 １０８ ビットコンタクト １０９，１１０ ポリシリコンまたは非晶質シリコン ２１１ タングステンシリサイド膜 ２１２ 配線シリサイド ２２１ 層間絶縁膜 ２３１ 容量コンタクト ３０１ 単結晶シリコン ３０２ 非晶質シリコン ４１１ 下部電極 ４２１ 容量絶縁膜 ４２２ 非晶質シリコンまたはポリシリコン ５００ ゲート絶縁膜 ５０１ シリコン基板 ５０２ 素子分離酸化膜 ５０３ 素子領域 ５０４ ゲート電極 ５０５ ソース拡散層 ５０６ ドレイン拡散層 ５０７ 層間絶縁膜 ５０８ ビットコンタクト ５０９，５１０ ポリシリコンまたは非晶質シリコン ６１１ タングステンシリサイド膜 ６１２ 配線シリサイド ６２１ 層間絶縁膜 ６３１ 容量コンタクト ７１１，７１２ 単結晶シリコン ７２１ 非晶質シリコン ８１１ 下部蓄積電極 ８２１ 容量絶縁膜 ８２２ 非晶質シリコンまたはポリシリコン ９００ ゲート絶縁膜 ９０１ シリコン基板 ９０２ 素子分離酸化膜 ９０３ 素子領域 ９０４ ゲート電極 ９０５ ソース拡散層 ９０６ ドレイン拡散層 ９０７ 層間絶縁膜 ９０８ ビットコンタクト ９１１，９１２ 単結晶シリコン ９１３ タングステンシリサイド膜 ９３１ 配線シリサイド １０１１ 層間絶縁膜 １０１２ 容量コンタクト １０１３，１０１４ 単結晶シリコン １０１５ 非晶質シリコン １０２１ 下部蓄積電極 １１０１ 容量絶縁膜 １１０２ 非晶質シリコンまたはポリシリコン １２００ ゲート絶縁膜 １２０１ シリコン基板 １２０２ 素子分離酸化膜 １２０３ 素子領域 １２０４ ゲート電極 １２０５ ソース拡散層 １２０６ ドレイン拡散層 １２０７ 層間絶縁膜 １２０８ ビットコンタクト １２０９，１２１０ ポリシリコンまたは非晶質シリ
コン １３１１ タングステンシリサイド膜 １３１２ 配線シリサイド １３２１ 層間絶縁膜 １３３１ 容量コンタクト １４１１，１４１２ 非晶質シリコンまたはポリシリ
コン １５１１ 下部蓄積電極 １５２１ 容量絶縁膜 １５２２ 非晶質シリコンまたはポリシリコン １６００ ゲート絶縁膜 １６０１ シリコン基板 １６０２ 素子分離酸化膜 １６０３ 素子領域 １６０４ ゲート電極 １６０５ ソース拡散層 １６０６ ドレイン拡散層 １６０７ 層間絶縁膜 １６０８ ビットコンタクト １６０９，１６１０ ポリシリコンまたは非晶質シリ
コン １７１１ タングステンシリサイド膜 １７１２ 配線シリサイド １７２１ 層間絶縁膜 １７３１ 容量コンタクト １８１１，１８１２ 非晶質シリコンまたはポリシリ
コン １９１１ 下部蓄積電極 １９２１ 容量絶縁膜 １９２２ 非晶質シリコンまたはポリシリコン ２００１ 容量コンタクト ２００２ 蓄積電極
コン １３１１ タングステンシリサイド膜 １３１２ 配線シリサイド １３２１ 層間絶縁膜 １３３１ 容量コンタクト １４１１，１４１２ 非晶質シリコンまたはポリシリ
コン １５１１ 下部蓄積電極 １５２１ 容量絶縁膜 １５２２ 非晶質シリコンまたはポリシリコン １６００ ゲート絶縁膜 １６０１ シリコン基板 １６０２ 素子分離酸化膜 １６０３ 素子領域 １６０４ ゲート電極 １６０５ ソース拡散層 １６０６ ドレイン拡散層 １６０７ 層間絶縁膜 １６０８ ビットコンタクト １６０９，１６１０ ポリシリコンまたは非晶質シリ
コン １７１１ タングステンシリサイド膜 １７１２ 配線シリサイド １７２１ 層間絶縁膜 １７３１ 容量コンタクト １８１１，１８１２ 非晶質シリコンまたはポリシリ
コン １９１１ 下部蓄積電極 １９２１ 容量絶縁膜 １９２２ 非晶質シリコンまたはポリシリコン ２００１ 容量コンタクト ２００２ 蓄積電極
Claims (6)
- 【請求項１】 シリコン基板と前記シリコン基板上に絶
縁膜を介して形成された上部構造とを接続するコンタク
トの充填材料が、少なくとも前記シリコン基板との接触
部分が不純物ドープされた単結晶シリコンであり、前記
上部構造が非晶質シリコンであることを特徴とする半導
体装置。 - 【請求項２】 シリコン基板と前記シリコン基板上に絶
縁膜を介して形成された上部構造とを接続するコンタク
トの充填材料がシリコンであり、前記コンタクト中のシ
リコンにドープされている不純物濃度が、前記上部構造
側に比べて前記シリコン基板側で低いことを特徴とする
半導体装置。 - 【請求項３】 シリコン基板と前記シリコン基板上に絶
縁膜を介して形成された上部構造とを接続するコンタク
トが、ドーパント濃度が１×１０20ｃｍ-3以下で厚さが
１００ｎｍ以下の非晶質シリコンまたはポリシリコンと
ドーパント濃度が１×１０20ｃｍ-3以上の非晶質シリコ
ンまたはポリシリコンを順次積層して充填されているこ
とを特徴とする半導体装置。 - 【請求項４】 電荷を蓄積するための容量部と電荷入出
力制御用のＭＯＳＦＥＴとを備え、前記ＭＯＳＦＥＴの
ソースが前記容量部の蓄積電極と絶縁膜に開口されたコ
ンタクト内の導体を介して接続されているメモリセルを
有するダイナミックＲＡＭにおいて、前記コンタクトは
請求項１ないし３の構造を有することを特徴とするダイ
ナミックＲＡＭ。 - 【請求項５】 電荷を蓄積するための容量部と電荷入出
力制御用のＭＯＳＦＥＴとを備え、前記ＭＯＳＦＥＴの
ドレインがコンタクト内の導体を介して配線に接続され
ている構造のメモリセルを有するダイナミックＲＡＭに
おいて、前記コンタクトは請求項１ないし３の構造を有
することを特徴とするダイナミックＲＡＭ。 - 【請求項６】 前記容量部の電極を不純物をドープした
非晶質シリコンとして形成することを特徴とする請求項
４および５のダイナミックＲＡＭの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181822A JPH1027887A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置およびその製造方法 |
| KR1019970033070A KR980012547A (ko) | 1996-07-11 | 1997-07-11 | 도핑제 불순물이 확산된 접촉 영역이 전극을 축적하지 않도록 하기 위해 단결정 실리콘 플러그를 갖는 반도체 디바이스 및 그의 제조방법과 제조장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181822A JPH1027887A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027887A true JPH1027887A (ja) | 1998-01-27 |
Family
ID=16107431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8181822A Pending JPH1027887A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1027887A (ja) |
| KR (1) | KR980012547A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346455B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100323990B1 (ko) * | 1998-06-02 | 2002-08-21 | 삼성전자 주식회사 | 반구형결정입자들을갖는캐패시터의제조방법 |
| US7312110B2 (en) | 2004-04-06 | 2007-12-25 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having thin film transistors |
| JP2024103782A (ja) * | 2021-03-10 | 2024-08-01 | インベンション アンド コラボレーション ラボラトリー プライベート リミテッド | 配線構造およびその製造方法 |
| US12400949B2 (en) | 2021-03-10 | 2025-08-26 | Invention And Collaboration Laboratory Pte. Ltd. | Interconnection structure and manufacture method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415519B1 (ko) * | 2001-06-29 | 2004-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1996
- 1996-07-11 JP JP8181822A patent/JPH1027887A/ja active Pending
-
1997
- 1997-07-11 KR KR1019970033070A patent/KR980012547A/ko not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323990B1 (ko) * | 1998-06-02 | 2002-08-21 | 삼성전자 주식회사 | 반구형결정입자들을갖는캐패시터의제조방법 |
| KR100346455B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| US7312110B2 (en) | 2004-04-06 | 2007-12-25 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having thin film transistors |
| JP2024103782A (ja) * | 2021-03-10 | 2024-08-01 | インベンション アンド コラボレーション ラボラトリー プライベート リミテッド | 配線構造およびその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR980012547A (ko) | 1998-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990202 |