JPH1027910A - Ｔｆｔ基板の製造方法 - Google Patents
Ｔｆｔ基板の製造方法Info
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- JPH1027910A JPH1027910A JP18178796A JP18178796A JPH1027910A JP H1027910 A JPH1027910 A JP H1027910A JP 18178796 A JP18178796 A JP 18178796A JP 18178796 A JP18178796 A JP 18178796A JP H1027910 A JPH1027910 A JP H1027910A
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Abstract
(57)【要約】
【課題】 ＴＦＴ基板の品質を良好にし、ＴＦＴ基板の
製造コストを安価にする。 【解決手段】 厚さ６０ｎｍのＣｒ膜２８、厚さ３００
ｎｍのＡｌ−Ｓｉ膜２９をスパッタリングにより連続成
膜し、この上にレジストパターン（図示せず）を形成
し、このレジストをマスクにしてＡｌ−Ｓｉ膜２９をリ
ン酸：硝酸：酢酸：水系のエッチング液を使用したウエ
ットエッチングにより加工したのち、Ｃｒ膜２８をＣＦ
4＋Ｏ2ガスを使用したドライエッチングにより加工し、
画素電極２４と接続されたソース電極３１、映像信号線
（図示せず）と接続されたドレイン電極３２を形成し、
つぎにＮ+型非晶質Ｓｉ膜をＳＦ6＋ＨＣｌガスを使用し
たドライエッチングにより加工し、Ｎ+型半導体層２７
を形成する。
製造コストを安価にする。 【解決手段】 厚さ６０ｎｍのＣｒ膜２８、厚さ３００
ｎｍのＡｌ−Ｓｉ膜２９をスパッタリングにより連続成
膜し、この上にレジストパターン（図示せず）を形成
し、このレジストをマスクにしてＡｌ−Ｓｉ膜２９をリ
ン酸：硝酸：酢酸：水系のエッチング液を使用したウエ
ットエッチングにより加工したのち、Ｃｒ膜２８をＣＦ
4＋Ｏ2ガスを使用したドライエッチングにより加工し、
画素電極２４と接続されたソース電極３１、映像信号線
（図示せず）と接続されたドレイン電極３２を形成し、
つぎにＮ+型非晶質Ｓｉ膜をＳＦ6＋ＨＣｌガスを使用し
たドライエッチングにより加工し、Ｎ+型半導体層２７
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はアクティブ・マトリ
ックス方式の液晶表示装置のＴＦＴ（Thin FilmTransis
tor；薄膜トランジスタ）を有するＴＦＴ基板の製造方
法に関するものである。
ックス方式の液晶表示装置のＴＦＴ（Thin FilmTransis
tor；薄膜トランジスタ）を有するＴＦＴ基板の製造方
法に関するものである。
【０００２】
【従来の技術】図４により従来の逆スタガ型のＴＦＴ基
板の製造方法について説明する。まず、図４(ａ)に示す
ように、ガラス基板１上にＡｌ膜を成膜し、Ａｌ膜をホ
トエッチングプロセスによりパターン化し、走査信号線
（図示せず）と接続されたゲート電極２を形成する。つ
ぎに、図４(ｂ)に示すように、陽極酸化処理を行なうこ
とによりゲート電極２等の表面にＡｌ2Ｏ3からなる陽極
酸化膜３を形成する。つぎに、図４(ｃ)に示すように、
ＩＴＯ（Indium-Tin-Oxide）膜を成膜し、ＩＴＯ膜をホ
トエッチングプロセスによりパターン化し、画素電極４
を形成する。つぎに、図４(ｄ)に示すように、プラズマ
ＣＶＤ法によりＳｉＮ膜、導電型決定不純物がドープさ
れていないｉ型非晶質Ｓｉ（ａ−Ｓｉ）膜、リン（Ｐ）
をドープしたＮ+型非晶質Ｓｉ膜を連続成膜し、ｉ型非
晶質Ｓｉ膜、Ｎ+型非晶質Ｓｉ膜をホトエッチングプロ
セスによりパターン化して、ｉ型半導体層６を形成した
のち、ＳｉＮ膜をホトエッチングプロセスによりパター
ン化して、ゲート絶縁膜となる絶縁膜５を形成する。つ
ぎに、図４(ｅ)および図５に示すように、Ｃｒ膜８、Ａ
ｌ膜９をスパッタリングにより連続成膜し、この上にレ
ジストパターン（図示せず）を形成し、このレジストを
マスクにしてＡｌ膜９をウエットエッチングにより加工
したのち、Ｃｒ膜８をウエットエッチングにより加工
し、画素電極４と接続されたソース電極１１、映像信号
線（図示せず）と接続されたドレイン電極１２を形成す
る。つぎに、Ｎ+型非晶質Ｓｉ膜をドライエッチングに
より加工し、Ｎ+型半導体層７を形成したのち、レジス
トを剥離し、ゲート電極２、ｉ型半導体層６、ソース電
極１１、ドレイン電極１２等からなるＴＦＴ１３を設け
る。つぎに、図４(ｆ)に示すように、プラズマＣＶＤ法
によりＳｉＮ膜を成膜し、ＳｉＮ膜をホトエッチングプ
ロセスによりパターン化し、保護膜１０を形成する。
板の製造方法について説明する。まず、図４(ａ)に示す
ように、ガラス基板１上にＡｌ膜を成膜し、Ａｌ膜をホ
トエッチングプロセスによりパターン化し、走査信号線
（図示せず）と接続されたゲート電極２を形成する。つ
ぎに、図４(ｂ)に示すように、陽極酸化処理を行なうこ
とによりゲート電極２等の表面にＡｌ2Ｏ3からなる陽極
酸化膜３を形成する。つぎに、図４(ｃ)に示すように、
ＩＴＯ（Indium-Tin-Oxide）膜を成膜し、ＩＴＯ膜をホ
トエッチングプロセスによりパターン化し、画素電極４
を形成する。つぎに、図４(ｄ)に示すように、プラズマ
ＣＶＤ法によりＳｉＮ膜、導電型決定不純物がドープさ
れていないｉ型非晶質Ｓｉ（ａ−Ｓｉ）膜、リン（Ｐ）
をドープしたＮ+型非晶質Ｓｉ膜を連続成膜し、ｉ型非
晶質Ｓｉ膜、Ｎ+型非晶質Ｓｉ膜をホトエッチングプロ
セスによりパターン化して、ｉ型半導体層６を形成した
のち、ＳｉＮ膜をホトエッチングプロセスによりパター
ン化して、ゲート絶縁膜となる絶縁膜５を形成する。つ
ぎに、図４(ｅ)および図５に示すように、Ｃｒ膜８、Ａ
ｌ膜９をスパッタリングにより連続成膜し、この上にレ
ジストパターン（図示せず）を形成し、このレジストを
マスクにしてＡｌ膜９をウエットエッチングにより加工
したのち、Ｃｒ膜８をウエットエッチングにより加工
し、画素電極４と接続されたソース電極１１、映像信号
線（図示せず）と接続されたドレイン電極１２を形成す
る。つぎに、Ｎ+型非晶質Ｓｉ膜をドライエッチングに
より加工し、Ｎ+型半導体層７を形成したのち、レジス
トを剥離し、ゲート電極２、ｉ型半導体層６、ソース電
極１１、ドレイン電極１２等からなるＴＦＴ１３を設け
る。つぎに、図４(ｆ)に示すように、プラズマＣＶＤ法
によりＳｉＮ膜を成膜し、ＳｉＮ膜をホトエッチングプ
ロセスによりパターン化し、保護膜１０を形成する。
【０００３】
【発明が解決しようとする課題】しかし、このようなＴ
ＦＴ基板の製造方法においては、Ｃｒ膜８をウエットエ
ッチングするときに、レジストがあるものの実質的には
Ａｌ膜９がマスクとなるから、図６に示すように、Ａｌ
膜９がＣｒ膜８よりも突き出した構造となるので、保護
膜１０がＡｌ膜９のひさしの下に回り込むことができな
いため、空洞１４が形成されてしまうから、ＴＦＴ基板
の品質を低下させる。たとえば、空洞１４部がエッチン
グ液、レジスト剥離液等で汚染されやすく、保護膜１０
にピンホールが１つでもあると、保護膜１０形成時のエ
ッチング液等がそのピンホールを介して空洞１４に侵入
し、空洞１４がエッチング液等の通路になって、広範囲
のＣｒ膜８、Ａｌ膜９が損傷する。また、空洞１４が形
成されると、図７に示すように、保護膜１０にクラック
１５が発生することがある。さらに、製造コストを低減
するために保護膜１０の厚さを小さくしたときには、図
８に示すように、空洞１４部に保護膜１０が形成されな
いことがあるから、製造コストが高価となったとしても
保護膜１０を厚くする必要がある。
ＦＴ基板の製造方法においては、Ｃｒ膜８をウエットエ
ッチングするときに、レジストがあるものの実質的には
Ａｌ膜９がマスクとなるから、図６に示すように、Ａｌ
膜９がＣｒ膜８よりも突き出した構造となるので、保護
膜１０がＡｌ膜９のひさしの下に回り込むことができな
いため、空洞１４が形成されてしまうから、ＴＦＴ基板
の品質を低下させる。たとえば、空洞１４部がエッチン
グ液、レジスト剥離液等で汚染されやすく、保護膜１０
にピンホールが１つでもあると、保護膜１０形成時のエ
ッチング液等がそのピンホールを介して空洞１４に侵入
し、空洞１４がエッチング液等の通路になって、広範囲
のＣｒ膜８、Ａｌ膜９が損傷する。また、空洞１４が形
成されると、図７に示すように、保護膜１０にクラック
１５が発生することがある。さらに、製造コストを低減
するために保護膜１０の厚さを小さくしたときには、図
８に示すように、空洞１４部に保護膜１０が形成されな
いことがあるから、製造コストが高価となったとしても
保護膜１０を厚くする必要がある。
【０００４】本発明は上述の課題を解決するためになさ
れたもので、ＴＦＴ基板の品質が良好であり、ＴＦＴ基
板の製造コストが安価なＴＦＴ基板の製造方法を提供す
ることを目的とする。
れたもので、ＴＦＴ基板の品質が良好であり、ＴＦＴ基
板の製造コストが安価なＴＦＴ基板の製造方法を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するた
め、本発明においては、ソース電極、ドレイン電極が第
１、第２の金属膜から形成されたＴＦＴ基板を製造する
方法において、上記第１、第２の金属膜を連続成膜した
のち、上記第２の金属膜をウエットエッチングにより加
工し、上記第１の金属膜をドライエッチングにより加工
する。
め、本発明においては、ソース電極、ドレイン電極が第
１、第２の金属膜から形成されたＴＦＴ基板を製造する
方法において、上記第１、第２の金属膜を連続成膜した
のち、上記第２の金属膜をウエットエッチングにより加
工し、上記第１の金属膜をドライエッチングにより加工
する。
【０００６】この場合、上記第１の金属膜をドライエッ
チングにより加工したのち、Ｎ+型非晶質Ｓｉ膜をドラ
イエッチングにより加工する。
チングにより加工したのち、Ｎ+型非晶質Ｓｉ膜をドラ
イエッチングにより加工する。
【０００７】
【発明の実施の形態】図１により本願発明に係る逆スタ
ガ型のＴＦＴ基板の製造方法について説明する。まず、
図１(ａ)に示すように、ガラス基板２１上にスパッタ法
により厚さ３００ｎｍのＡｌ−Ｔｉ−Ｔａ膜を成膜し、
Ａｌ−Ｔｉ−Ｔａ膜をホトエッチングプロセスによりパ
ターン化し、走査信号線（図示せず）と接続されたゲー
ト電極２２を形成する。つぎに、図１(ｂ)に示すよう
に、陽極酸化処理を行なうことによりゲート電極２２等
の表面にＡｌ2Ｏ3からなる厚さ１８０ｎｍの陽極酸化膜
２３を形成する。つぎに、図１(ｃ)に示すように、厚さ
１４０ｎｍのＩＴＯ膜を成膜し、ＩＴＯ膜をホトエッチ
ングプロセスによりパターン化し、画素電極２４を形成
する。つぎに、図１(ｄ)に示すように、プラズマＣＶＤ
法により厚さ２４０ｎｍのＳｉＮ膜、導電型決定不純物
がドープされていない厚さ２００ｎｍのｉ型非晶質Ｓｉ
膜、リンをドープした厚さ２５ｎｍのＮ+型非晶質Ｓｉ
膜を連続成膜し、ｉ型非晶質Ｓｉ膜、Ｎ+型非晶質Ｓｉ
膜をホトエッチングプロセスによりパターン化して、ｉ
型半導体層２６を形成したのち、ＳｉＮ膜をホトエッチ
ングプロセスによりパターン化して、ゲート絶縁膜とな
る絶縁膜２５を形成する。つぎに、図１(ｅ)および図２
に示すように、厚さ６０ｎｍのＣｒ膜２８、厚さ３００
ｎｍのＡｌ−Ｓｉ膜２９をスパッタリングにより連続成
膜し、この上にレジストパターン（図示せず）を形成
し、このレジストをマスクにしてＡｌ−Ｓｉ膜２９をリ
ン酸：硝酸：酢酸：水系のエッチング液を使用したウエ
ットエッチングにより加工したのち、Ｃｒ膜２８をＣＦ
4＋Ｏ2ガスを使用したドライエッチングにより加工し、
画素電極２４と接続されたソース電極３１、映像信号線
（図示せず）と接続されたドレイン電極３２を形成す
る。つぎに、Ｎ+型非晶質Ｓｉ膜をＳＦ6＋ＨＣｌガスを
使用したドライエッチングにより加工し、Ｎ+型半導体
層２７を形成したのち、レジストを剥離し、ゲート電極
２２、ｉ型半導体層２６、ソース電極３１、ドレイン電
極３２等からなるＴＦＴ３３を設ける。つぎに、図１
(ｆ)に示すように、プラズマＣＶＤ法によりＳｉＮ膜を
成膜し、ＳｉＮ膜をホトエッチングプロセスによりパタ
ーン化し、保護膜３０を形成する。
ガ型のＴＦＴ基板の製造方法について説明する。まず、
図１(ａ)に示すように、ガラス基板２１上にスパッタ法
により厚さ３００ｎｍのＡｌ−Ｔｉ−Ｔａ膜を成膜し、
Ａｌ−Ｔｉ−Ｔａ膜をホトエッチングプロセスによりパ
ターン化し、走査信号線（図示せず）と接続されたゲー
ト電極２２を形成する。つぎに、図１(ｂ)に示すよう
に、陽極酸化処理を行なうことによりゲート電極２２等
の表面にＡｌ2Ｏ3からなる厚さ１８０ｎｍの陽極酸化膜
２３を形成する。つぎに、図１(ｃ)に示すように、厚さ
１４０ｎｍのＩＴＯ膜を成膜し、ＩＴＯ膜をホトエッチ
ングプロセスによりパターン化し、画素電極２４を形成
する。つぎに、図１(ｄ)に示すように、プラズマＣＶＤ
法により厚さ２４０ｎｍのＳｉＮ膜、導電型決定不純物
がドープされていない厚さ２００ｎｍのｉ型非晶質Ｓｉ
膜、リンをドープした厚さ２５ｎｍのＮ+型非晶質Ｓｉ
膜を連続成膜し、ｉ型非晶質Ｓｉ膜、Ｎ+型非晶質Ｓｉ
膜をホトエッチングプロセスによりパターン化して、ｉ
型半導体層２６を形成したのち、ＳｉＮ膜をホトエッチ
ングプロセスによりパターン化して、ゲート絶縁膜とな
る絶縁膜２５を形成する。つぎに、図１(ｅ)および図２
に示すように、厚さ６０ｎｍのＣｒ膜２８、厚さ３００
ｎｍのＡｌ−Ｓｉ膜２９をスパッタリングにより連続成
膜し、この上にレジストパターン（図示せず）を形成
し、このレジストをマスクにしてＡｌ−Ｓｉ膜２９をリ
ン酸：硝酸：酢酸：水系のエッチング液を使用したウエ
ットエッチングにより加工したのち、Ｃｒ膜２８をＣＦ
4＋Ｏ2ガスを使用したドライエッチングにより加工し、
画素電極２４と接続されたソース電極３１、映像信号線
（図示せず）と接続されたドレイン電極３２を形成す
る。つぎに、Ｎ+型非晶質Ｓｉ膜をＳＦ6＋ＨＣｌガスを
使用したドライエッチングにより加工し、Ｎ+型半導体
層２７を形成したのち、レジストを剥離し、ゲート電極
２２、ｉ型半導体層２６、ソース電極３１、ドレイン電
極３２等からなるＴＦＴ３３を設ける。つぎに、図１
(ｆ)に示すように、プラズマＣＶＤ法によりＳｉＮ膜を
成膜し、ＳｉＮ膜をホトエッチングプロセスによりパタ
ーン化し、保護膜３０を形成する。
【０００８】このＴＦＴ基板の製造方法においては、Ｃ
ｒ膜２８をドライエッチングにより加工するから、図３
に示すように、Ａｌ−Ｓｉ膜２９がＣｒ膜２８よりも突
き出した構造となることがないので、空洞が形成される
ことがない。このため、保護膜３０にピンホールがあっ
たとしても、広範囲のＣｒ膜２８、Ａｌ−Ｓｉ膜２９が
損傷することがなく、また保護膜３０にクラックが発生
することがなく、さらに製造コストを低減するために保
護膜３０の厚さを小さくしたたとしても、保護膜３０を
全面に形成することができるから、保護膜３０を薄くし
て製造コストが安価にすることができる。
ｒ膜２８をドライエッチングにより加工するから、図３
に示すように、Ａｌ−Ｓｉ膜２９がＣｒ膜２８よりも突
き出した構造となることがないので、空洞が形成される
ことがない。このため、保護膜３０にピンホールがあっ
たとしても、広範囲のＣｒ膜２８、Ａｌ−Ｓｉ膜２９が
損傷することがなく、また保護膜３０にクラックが発生
することがなく、さらに製造コストを低減するために保
護膜３０の厚さを小さくしたたとしても、保護膜３０を
全面に形成することができるから、保護膜３０を薄くし
て製造コストが安価にすることができる。
【０００９】なお、上述実施の形態においては、第１の
金属膜としてＣｒ膜２８を用いたが、第１の金属膜とし
てＣｒ−Ｍｏ膜等を用いてもよい。また、上述実施の形
態においては、第２の金属膜としてＡｌ−Ｓｉ膜２９を
用いたが、第２の金属膜としてＭｏ膜、Ｔｉ膜等を用い
てもよい。また、上述実施の形態においては、Ｎ+型非
晶質Ｓｉ膜をＳＦ6＋ＨＣｌガスを使用したドライエッ
チングにより加工し、Ｎ+型半導体層２７を形成した
が、Ｎ+型非晶質Ｓｉ膜をＣＦ4＋Ｏ2ガスを使用したド
ライエッチングにより加工し、Ｎ+型半導体層２７を形
成してもよい。
金属膜としてＣｒ膜２８を用いたが、第１の金属膜とし
てＣｒ−Ｍｏ膜等を用いてもよい。また、上述実施の形
態においては、第２の金属膜としてＡｌ−Ｓｉ膜２９を
用いたが、第２の金属膜としてＭｏ膜、Ｔｉ膜等を用い
てもよい。また、上述実施の形態においては、Ｎ+型非
晶質Ｓｉ膜をＳＦ6＋ＨＣｌガスを使用したドライエッ
チングにより加工し、Ｎ+型半導体層２７を形成した
が、Ｎ+型非晶質Ｓｉ膜をＣＦ4＋Ｏ2ガスを使用したド
ライエッチングにより加工し、Ｎ+型半導体層２７を形
成してもよい。
【００１０】
【発明の効果】以上説明したように、本発明に係るＴＦ
Ｔ基板の製造方法においては、第２の金属膜が第１の金
属膜よりも突き出した構造となることがないから、空洞
が形成されることがないので、ＴＦＴ基板の品質が良好
であり、また保護膜を薄くすることができるため、ＴＦ
Ｔ基板の製造コストが安価になる。
Ｔ基板の製造方法においては、第２の金属膜が第１の金
属膜よりも突き出した構造となることがないから、空洞
が形成されることがないので、ＴＦＴ基板の品質が良好
であり、また保護膜を薄くすることができるため、ＴＦ
Ｔ基板の製造コストが安価になる。
【図１】本発明に係るＴＦＴ基板の製造方法の説明図で
ある。
ある。
【図２】本発明に係るＴＦＴ基板の製造方法の説明図で
ある。
ある。
【図３】本発明に係るＴＦＴ基板の製造方法で製造した
ＴＦＴ基板の一部を示す断面図である。
ＴＦＴ基板の一部を示す断面図である。
【図４】従来のＴＦＴ基板の製造方法の説明図である。
【図５】従来のＴＦＴ基板の製造方法の説明図である。
【図６】従来のＴＦＴ基板の製造方法で製造したＴＦＴ
基板の一部を示す断面図である。
基板の一部を示す断面図である。
【図７】従来のＴＦＴ基板の製造方法で製造した他のＴ
ＦＴ基板の一部を示す断面図である。
ＦＴ基板の一部を示す断面図である。
【図８】従来のＴＦＴ基板の製造方法で製造した他のＴ
ＦＴ基板の一部を示す断面図である。
ＦＴ基板の一部を示す断面図である。
２７…Ｎ+型半導体層 ２８…Ｃｒ膜 ２９…Ａｌ−Ｓｉ膜 ３１…ソース電極 ３２…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/306 Ｈ０１Ｌ 21/88 Ｃ 21/3213
Claims (2)
- 【請求項１】ソース電極、ドレイン電極が第１、第２の
金属膜から形成されたＴＦＴ基板を製造する方法におい
て、上記第１、第２の金属膜を連続成膜したのち、上記
第２の金属膜をウエットエッチングにより加工し、上記
第１の金属膜をドライエッチングにより加工することを
特徴とするＴＦＴ基板の製造方法。 - 【請求項２】上記第１の金属膜をドライエッチングによ
り加工したのち、Ｎ+型非晶質Ｓｉ膜をドライエッチン
グにより加工することを特徴とする請求項１に記載のＴ
ＦＴ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18178796A JPH1027910A (ja) | 1996-07-11 | 1996-07-11 | Ｔｆｔ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18178796A JPH1027910A (ja) | 1996-07-11 | 1996-07-11 | Ｔｆｔ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027910A true JPH1027910A (ja) | 1998-01-27 |
Family
ID=16106872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18178796A Pending JPH1027910A (ja) | 1996-07-11 | 1996-07-11 | Ｔｆｔ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027910A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005220A (ja) * | 2001-03-21 | 2003-01-08 | Lg Phillips Lcd Co Ltd | ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法 |
| US6529251B2 (en) | 1999-02-23 | 2003-03-04 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of manufacturing the same |
| KR100599963B1 (ko) * | 2000-12-12 | 2006-07-12 | 비오이 하이디스 테크놀로지 주식회사 | 소스/드레인 메탈의 잔류방지를 위한 박막 트랜지스터 제조방법 |
-
1996
- 1996-07-11 JP JP18178796A patent/JPH1027910A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529251B2 (en) | 1999-02-23 | 2003-03-04 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of manufacturing the same |
| KR100599963B1 (ko) * | 2000-12-12 | 2006-07-12 | 비오이 하이디스 테크놀로지 주식회사 | 소스/드레인 메탈의 잔류방지를 위한 박막 트랜지스터 제조방법 |
| JP2003005220A (ja) * | 2001-03-21 | 2003-01-08 | Lg Phillips Lcd Co Ltd | ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法 |
| US7863120B2 (en) | 2001-03-21 | 2011-01-04 | Lg Display Co., Ltd. | Liquid crystal display device with double metal layer source and drain electrodes and fabricating method thereof |
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