JPH0744277B2 - 薄膜トランジスタ及びその形成方法 - Google Patents
薄膜トランジスタ及びその形成方法Info
- Publication number
- JPH0744277B2 JPH0744277B2 JP61261176A JP26117686A JPH0744277B2 JP H0744277 B2 JPH0744277 B2 JP H0744277B2 JP 61261176 A JP61261176 A JP 61261176A JP 26117686 A JP26117686 A JP 26117686A JP H0744277 B2 JPH0744277 B2 JP H0744277B2
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- JP
- Japan
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- gate electrode
- thin film
- gate
- film
- bus line
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 〔概 要〕 第１の発明はアクティブトランジスタマトリクスにおけ
る逆スタガー型薄膜トランジスタ（TFT）が、端部が上
方に行くにつれて狭くなるテーパ状とされ、且つ表面を
黒化された酸化インジウム錫（ITO）膜からなるゲート
電極を具備せしめたものであり、また、第２の発明はそ
の形成方法であって、透明絶縁性基板表面にITO膜を形
成し、これを異方性エッチング法により選択的に除去し
て、端部が上方に行くにつれて幅を減じるテーパ形状を
有する複数個のゲート電極とこれを連結するゲートバス
ラインとを形成する工程と、上記ゲート電極表面を黒化
せしめる工程とを含み、ゲート電極の端部がテーパ状を
なすことからこれの上層の皮膜のカバレッジが改善さ
れ、しかもゲート電極表面層が黒化され遮光性を有する
ので、露光時のマスクとして使用可能であり、従ってゲ
ート電極をマスクとする自己整合法によりドレイン及び
ソース電極を形成することを可能とする。
る逆スタガー型薄膜トランジスタ（TFT）が、端部が上
方に行くにつれて狭くなるテーパ状とされ、且つ表面を
黒化された酸化インジウム錫（ITO）膜からなるゲート
電極を具備せしめたものであり、また、第２の発明はそ
の形成方法であって、透明絶縁性基板表面にITO膜を形
成し、これを異方性エッチング法により選択的に除去し
て、端部が上方に行くにつれて幅を減じるテーパ形状を
有する複数個のゲート電極とこれを連結するゲートバス
ラインとを形成する工程と、上記ゲート電極表面を黒化
せしめる工程とを含み、ゲート電極の端部がテーパ状を
なすことからこれの上層の皮膜のカバレッジが改善さ
れ、しかもゲート電極表面層が黒化され遮光性を有する
ので、露光時のマスクとして使用可能であり、従ってゲ
ート電極をマスクとする自己整合法によりドレイン及び
ソース電極を形成することを可能とする。
本発明はアクティブマトリクス型表示装置の駆動に用い
る逆スタガー型の薄膜トランジスタとその形成方法に関
する。
る逆スタガー型の薄膜トランジスタとその形成方法に関
する。
アクティブマトリクス型表示装置は、互いに交叉する２
種類のバスラインを介して、所望のTFTを駆動すること
によって表示を行うが、この２種類のバスラインとTFT
間に１カ所でも短絡が生じると、そのTFTに対応する画
素の不良にとどまらず、そのTFTが接続するバスライン
上の総ての画素が不良となるライン欠陥となってしま
い、TFTマトリクスパネルでは致命的となる。
種類のバスラインを介して、所望のTFTを駆動すること
によって表示を行うが、この２種類のバスラインとTFT
間に１カ所でも短絡が生じると、そのTFTに対応する画
素の不良にとどまらず、そのTFTが接続するバスライン
上の総ての画素が不良となるライン欠陥となってしま
い、TFTマトリクスパネルでは致命的となる。
従来の逆スタガー型のTFTの断面構造を第３図に示す。
同図に示すTFTを作製するには、まず透明絶縁性基板，
例えばガラス基板１上にクロム（Cr）を成膜し、これを
湿式エッチング法などにより所望のパターンに形成し
て、ゲート電極２を形成する。
例えばガラス基板１上にクロム（Cr）を成膜し、これを
湿式エッチング法などにより所望のパターンに形成し
て、ゲート電極２を形成する。
次いでその上にゲート絶縁膜として例えば窒化シリコン
（SiN）層3,動作半導体層としてアモルファスシリコン
（ａ−Si）層4,その上にSiO2層7,a−Si層８を順に積層
した後、その上にポジ型のレジスト膜を形成する。
（SiN）層3,動作半導体層としてアモルファスシリコン
（ａ−Si）層4,その上にSiO2層7,a−Si層８を順に積層
した後、その上にポジ型のレジスト膜を形成する。
次いでこのレジスト膜を上記ゲート電極２をマスクとし
て、ガラス基板背面より露光して、ゲート絶縁膜２上部
にレジスト膜を残留させる。上記背面露光をややオーバ
ー露光とすることにより、上記レジスト膜はマスクとし
て用いたゲート電極２より若干小さく形成される。この
ように上記レジスト膜は自己整合法によって形成するの
で、ゲート電極２に対する位置関係は極めて正確であ
り、しかもその作業は容易である。
て、ガラス基板背面より露光して、ゲート絶縁膜２上部
にレジスト膜を残留させる。上記背面露光をややオーバ
ー露光とすることにより、上記レジスト膜はマスクとし
て用いたゲート電極２より若干小さく形成される。この
ように上記レジスト膜は自己整合法によって形成するの
で、ゲート電極２に対する位置関係は極めて正確であ
り、しかもその作業は容易である。
次いでこのレジスト膜をマスクとしてａ−Si層８、及び
その下層のSiO2層７の露出部を選択的に除去する。次い
で上記レジスト膜上を含む全面にn+a−Si層と、次いで
チタン（Ti）層及びアルミニウム（Al）層からなる導電
層を順次被着せしめた後、上記レジスト膜を除去すると
ともに、その上に被着せるn+a−Si層5,Ti層及びAl層の
不要部を除去して、ドレイン電極６及びソース電極６′
を形成する。
その下層のSiO2層７の露出部を選択的に除去する。次い
で上記レジスト膜上を含む全面にn+a−Si層と、次いで
チタン（Ti）層及びアルミニウム（Al）層からなる導電
層を順次被着せしめた後、上記レジスト膜を除去すると
ともに、その上に被着せるn+a−Si層5,Ti層及びAl層の
不要部を除去して、ドレイン電極６及びソース電極６′
を形成する。
以上により同図に示すTFTが完成する。
上記従来のアクティブマトリクス型表示装置の構造で
は、ゲート電極２の膜厚が厚い場合には、ゲート電極２
のエッジが図示したようにオーバーハング状となり、そ
の上に積層するSiN層3,a−Si層４等のカバレッジが悪
く、そのためゲート電極２のエッジ部で膜切れを生じ、
ゲート電極２とドレイン電極６或いはソース電極６′と
の短絡欠陥や耐圧低下の問題が生じる。
は、ゲート電極２の膜厚が厚い場合には、ゲート電極２
のエッジが図示したようにオーバーハング状となり、そ
の上に積層するSiN層3,a−Si層４等のカバレッジが悪
く、そのためゲート電極２のエッジ部で膜切れを生じ、
ゲート電極２とドレイン電極６或いはソース電極６′と
の短絡欠陥や耐圧低下の問題が生じる。
この問題の発生を防止するためゲート電極２の膜厚を小
さくし過ぎると、ゲートバスラインの抵抗が高くなっ
て、表示素子の駆動に支障をきたすという問題がある。
さくし過ぎると、ゲートバスラインの抵抗が高くなっ
て、表示素子の駆動に支障をきたすという問題がある。
そこで本発明においては、従来の自己整合法を適用で
き、且つゲート電極のエッジがテーパ状に形成可能なTF
Tの改良された構造とその製造方法を提供することを目
的とする。
き、且つゲート電極のエッジがテーパ状に形成可能なTF
Tの改良された構造とその製造方法を提供することを目
的とする。
上記目的を達成するため第１の発明においては第１図に
示すように、透明絶縁性基板１表面に形成されたゲート
電極２はその端部が上方に行くにつれて狭くなるテーパ
形状をなすITO膜からなり、且つ該ゲート電極の表面層
が黒化されたITO膜からなる構成とされている。
示すように、透明絶縁性基板１表面に形成されたゲート
電極２はその端部が上方に行くにつれて狭くなるテーパ
形状をなすITO膜からなり、且つ該ゲート電極の表面層
が黒化されたITO膜からなる構成とされている。
また第２の発明は、透明絶縁性基板表面にITO膜を形成
し、これを異方性エッチング法により選択的に除去して
ゲート電極と該ゲート電極を導出するゲートバスライン
とを形成する工程と、上記ゲート電極表面を黒化する工
程とを含む。
し、これを異方性エッチング法により選択的に除去して
ゲート電極と該ゲート電極を導出するゲートバスライン
とを形成する工程と、上記ゲート電極表面を黒化する工
程とを含む。
ITO膜は塩酸溶液で処理する等の方法によって異方性エ
ッチングが可能であるため、ITO膜のパターニングに際
して端部をテーパ状に形成し得る。従ってゲート電極に
対するカバレッジが良好な皮膜を形成できる。またITO
層は還元処理を施すことによって黒化するので、表面層
を所定厚さだけ黒化することにより、ゲート電極をマス
クとする自己整合法の適用が可能となる。
ッチングが可能であるため、ITO膜のパターニングに際
して端部をテーパ状に形成し得る。従ってゲート電極に
対するカバレッジが良好な皮膜を形成できる。またITO
層は還元処理を施すことによって黒化するので、表面層
を所定厚さだけ黒化することにより、ゲート電極をマス
クとする自己整合法の適用が可能となる。
第２図（ａ）〜（ｉ）は第１図に示す本発明に係るTFT
の製造方法を、製造工程の順に示す図である。なお、第
２図（ａ），（ｄ），（ｆ），（ｈ）は要部平面図、同
図（ｂ），（ｃ），（ｅ），（ｇ），（ｉ）は、同図
（ａ）のＡ−Ａ矢視部断面を示す図である。
の製造方法を、製造工程の順に示す図である。なお、第
２図（ａ），（ｄ），（ｆ），（ｈ）は要部平面図、同
図（ｂ），（ｃ），（ｅ），（ｇ），（ｉ）は、同図
（ａ）のＡ−Ａ矢視部断面を示す図である。
以下本発明の一実施例を上記第１図及び第２図により説
明する。
明する。
第２図（ａ）及び（ｂ）に見られるように、ガラス基板
１のような透明絶縁性基板表面に、DC（直流）スパッタ
リング法により、ITO膜12を形成し、その上にポジ型レ
ジスト膜11を所望のパターンに従って形成する。なお上
記ITO膜12を形成に際しては、インジウム錫（InSn）を
ターゲットとし、アルゴン（Ar）と酸素（O2）の混合ガ
ス雰囲気中でDCスパッタリングを行って、ターゲットと
して用いたInSnと雰囲気中のO2とを反応させて、ガラス
基板１表面にITO膜12を凡そ500〜1000Åの厚さに形成す
る。
１のような透明絶縁性基板表面に、DC（直流）スパッタ
リング法により、ITO膜12を形成し、その上にポジ型レ
ジスト膜11を所望のパターンに従って形成する。なお上
記ITO膜12を形成に際しては、インジウム錫（InSn）を
ターゲットとし、アルゴン（Ar）と酸素（O2）の混合ガ
ス雰囲気中でDCスパッタリングを行って、ターゲットと
して用いたInSnと雰囲気中のO2とを反応させて、ガラス
基板１表面にITO膜12を凡そ500〜1000Åの厚さに形成す
る。
次いで上記レジスト膜11をマスクとして、凡そ40℃に加
熱した塩酸（HCl）溶液で処理することにより、上記ITO
膜12の露出部を除去して、ゲート電極２及びこのゲート
電極を連結し導出するゲートバスライン13を形成する。
熱した塩酸（HCl）溶液で処理することにより、上記ITO
膜12の露出部を除去して、ゲート電極２及びこのゲート
電極を連結し導出するゲートバスライン13を形成する。
その工程において、ゲート電極２及びゲートバスライン
13には、ITO膜12は塩酸に対する溶解異方性により、同
図（ｃ）に見られる如く、エッジ部に15゜位のテーパが
形成される。
13には、ITO膜12は塩酸に対する溶解異方性により、同
図（ｃ）に見られる如く、エッジ部に15゜位のテーパが
形成される。
次いで上記ゲート電極２上のレジスト膜11を、再度露光
し次いで現像処理を行うことによって除去する。この結
果同図（ｄ），（ｅ）に見られるようにゲートバスライ
ン13上にのみレジスト膜11が残留する。
し次いで現像処理を行うことによって除去する。この結
果同図（ｄ），（ｅ）に見られるようにゲートバスライ
ン13上にのみレジスト膜11が残留する。
このようにゲートバスライン13表面はレジスト膜11で保
護し、ゲート電極２表面は露出させてITOの黒化処理を
施す。
護し、ゲート電極２表面は露出させてITOの黒化処理を
施す。
黒化処理は、例えば水素（H2）雰囲気中で加熱処理を施
し、ITO膜の露出表面を還元することによって実施でき
る。上記処理温度はゲートバスライン13表面を保護する
レジスト膜11を損なわない程度の温度に抑える必要があ
り、凡そ200℃以下にすることが望ましい。この処理を
約１時間施して、同図（ｆ），（ｇ）に見られるよう
に、ゲート電極２表面に凡そ200〜300Åの厚さの黒化層
14が形成される。
し、ITO膜の露出表面を還元することによって実施でき
る。上記処理温度はゲートバスライン13表面を保護する
レジスト膜11を損なわない程度の温度に抑える必要があ
り、凡そ200℃以下にすることが望ましい。この処理を
約１時間施して、同図（ｆ），（ｇ）に見られるよう
に、ゲート電極２表面に凡そ200〜300Åの厚さの黒化層
14が形成される。
ついで同図（ｈ），（ｉ）に見られるように、ゲートバ
スライン13上に残留していたレジスト膜11を除去する。
スライン13上に残留していたレジスト膜11を除去する。
以上によりITOからなり、テーパ状のエッジを有するゲ
ート電極２及びゲートバスライン13が形成され、しかも
ゲート電極２は表面が黒化され遮光性を有するものとな
る。
ート電極２及びゲートバスライン13が形成され、しかも
ゲート電極２は表面が黒化され遮光性を有するものとな
る。
この後は通常の工程に従って進めてよい。
即ち、前述した如く、上記ゲート電極２及びゲートバス
ライン13表面を含むガラス基板１上に、プラズマCVD法
によりSiN層3,a−Si層4,SiO2層7,a−Si層８を形成す
る。次いでその上にボジ型レジスト膜を形成し、これを
上記ゲート電極２をマスクとしてガラス基板１背面から
露光することにより、ゲート電極２上に自己整合したレ
ジスト膜を形成する。次いでこのレジスト膜をマスクと
して上記ａ−Si層８とその下層のSiO2層７を選択的に除
去して、この２つの層をゲート電極２の上層にのみ残留
させる。次いで上記レジスト膜を残したままTi層とその
上にAl層を形成した後、リフトオフ法によって上記レジ
スト膜とともにその上に被着せるTi及びAlを除去し、更
にゲート電極２上層部にポリイミド膜９を選択的に形成
して、前記第１図に示す本発明に係るTFTが完成する。
ライン13表面を含むガラス基板１上に、プラズマCVD法
によりSiN層3,a−Si層4,SiO2層7,a−Si層８を形成す
る。次いでその上にボジ型レジスト膜を形成し、これを
上記ゲート電極２をマスクとしてガラス基板１背面から
露光することにより、ゲート電極２上に自己整合したレ
ジスト膜を形成する。次いでこのレジスト膜をマスクと
して上記ａ−Si層８とその下層のSiO2層７を選択的に除
去して、この２つの層をゲート電極２の上層にのみ残留
させる。次いで上記レジスト膜を残したままTi層とその
上にAl層を形成した後、リフトオフ法によって上記レジ
スト膜とともにその上に被着せるTi及びAlを除去し、更
にゲート電極２上層部にポリイミド膜９を選択的に形成
して、前記第１図に示す本発明に係るTFTが完成する。
なお上記ITOからなるゲート電極２の黒化方法は、上記
一実施例に限定されるものではなく、例えばアルカリ性
溶液中で電気化学反応を利用してITOよりなるゲート電
極２の表面層を還元して黒化する等、任意の方法を用い
ることができる。
一実施例に限定されるものではなく、例えばアルカリ性
溶液中で電気化学反応を利用してITOよりなるゲート電
極２の表面層を還元して黒化する等、任意の方法を用い
ることができる。
本発明によれば、ゲート電極及びゲートバスライン上を
被着する皮膜のカバレッジが良好となり、短絡欠陥のな
いアクティブマトリクスパネルを製作できる。
被着する皮膜のカバレッジが良好となり、短絡欠陥のな
いアクティブマトリクスパネルを製作できる。
第１図は本発明一実施例の構成説明図、 第２図は上記一実施例のTFT形成方法説明図、 第３図は従来のTFTの構造説明図である。 図において、１は透明絶縁性基板、２はゲート電極、11
はポジ型レジスト膜、12はITO膜、13はゲートバスライ
ン、14は黒化層を示す
はポジ型レジスト膜、12はITO膜、13はゲートバスライ
ン、14は黒化層を示す
Claims (2)
- 【請求項１】透明絶縁性基板（１）表面に形成された複
数個のゲート電極（２）及び該ゲート電極を導出するゲ
ートバスライン（13）と、該ゲート電極（２）の上層部
に形成されたドレイン電極（６）とソース電極（６′）
とを有する逆スタガー型薄膜トランジスタが、画素対応
にマトリクス状に配列されてなる薄膜トランジスタマト
リクスパネルにおいて、 前記ゲート電極（２）及びゲートバスライン（13）は端
部が上方に行くにつれて狭くなるテーパ状をなす酸化イ
ンジウム錫膜からなり、且つゲート電極の表面層（14）
が黒化された酸化インジウム錫膜からなることを特徴と
する薄膜トランジスタ。 - 【請求項２】透明絶縁性基板（１）上に画素対応に逆ス
タガー型薄膜トランジスタをマトリクス配列してなる薄
膜トランジスタマトリクスパネルであって、その逆スタ
ガー型薄膜トランジスタを形成するに際し、 前記基板表面に酸化インジウム錫膜（12）を形成し、該
酸化インジウム錫膜（12）上にポジ型レジスト膜（11）
を選択的に形成し、次いで該レジスト膜（11）をマスク
として異方性エッチング法により前記酸化インジウム錫
膜（12）の露出部を除去して、ゲート電極（２）とゲー
トバスライン（13）を形成する工程と、 前記ゲート電極（２）上のレジスト膜（11）を選択的に
露光して除去し、前記ゲート電極（２）表面を露出させ
る工程と、 該露出したゲート電極（２）に黒化処理を施し、しかる
後前記ゲートバスライン（13）上に残留するレジスト膜
（11）を除去する工程と、 を含むことを特徴とする薄膜トランジスタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261176A JPH0744277B2 (ja) | 1986-10-31 | 1986-10-31 | 薄膜トランジスタ及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261176A JPH0744277B2 (ja) | 1986-10-31 | 1986-10-31 | 薄膜トランジスタ及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114263A JPS63114263A (ja) | 1988-05-19 |
| JPH0744277B2 true JPH0744277B2 (ja) | 1995-05-15 |
Family
ID=17358181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61261176A Expired - Lifetime JPH0744277B2 (ja) | 1986-10-31 | 1986-10-31 | 薄膜トランジスタ及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744277B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022175A (ja) * | 1988-06-14 | 1990-01-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH0644625B2 (ja) * | 1988-12-31 | 1994-06-08 | 三星電子株式会社 | アクティブマトリックス液晶表示素子用薄膜トランジスタ |
| JPH03190141A (ja) * | 1989-12-12 | 1991-08-20 | Samsung Electron Devices Co Ltd | 平板ディスプレー用薄膜トランジスタ及びその製造方法 |
| US5132745A (en) * | 1990-10-05 | 1992-07-21 | General Electric Company | Thin film transistor having an improved gate structure and gate coverage by the gate dielectric |
| JPH04299578A (ja) * | 1991-03-27 | 1992-10-22 | Canon Inc | 光電変換素子及び薄膜半導体装置 |
| JP2001217423A (ja) | 2000-02-01 | 2001-08-10 | Sony Corp | 薄膜半導体装置及び表示装置とその製造方法 |
-
1986
- 1986-10-31 JP JP61261176A patent/JPH0744277B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114263A (ja) | 1988-05-19 |
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