JPH10289093A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】メモリ転写機能を小型で高速にかつ高信頼に実
現すること。 【解決手段】主な制御処理を実行するプロセッサ１０１
と、他局とネットワークを介して送受信機能を実現する
通信ハード１７０３と、プロセッサ１０１と通信ハード
1703の共通エリアのデータ格納領域を持つ主メモリ１７
０４と、データ受信時における格納すべき局のベースア
ドレスを生成するベースアドレス生成回路１０３と、各
々の要求時に従い選択するアドレスバスセレクタ回路１
０８と、各局毎に受信領域を２面化し制御する２面制御
管理回路１０９を各局毎に管理する２面制御管理回路１
１０を持つことにより小型で高速にメモリ転写を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速性，高信頼
性，小型化を要求される制御システム分野、特に、メモ
リ転写機能を必要とするコントローラシステムに関す
る。

【０００２】

【従来の技術】図２１に、従来の通信ハードを含むネッ
トワークのデータ送受信装置（以下、「局」と呼ぶ。）
の代表的な構成を３種類示す。

【０００３】図２１（ａ）は、シリアルパラレル変換を
実現する通信ハードと、受信データを一度蓄えるバッフ
ァと、通信データの最終データ格納領域であるローカル
メモリと、主な制御処理を実行するプロセッサと、主メ
モリより構成したものである。通信ハードとバッファと
ローカルメモリをローカルバスで接続し、プロセッサと
主メモリをシステムバスで接続する。また、ローカルバ
スとシステムバスをバスブリッジを用い接続する。

【０００４】図２１（ｂ）は、シリアルパラレル変換を
実現する通信ハードと、受信データを一度蓄えるバッフ
ァと主な制御処理を実行するプロセッサと主メモリより
構成したものである。通信ハードとバッファをローカル
バスで接続し、主な制御処理を実行するプロセッサと主
メモリをシステムバスで接続する。この方式では、通信
データの最終データ格納領域は、主メモリ内に実現す
る。また、ローカルバスとシステムバスをバスブリッジ
を用いて接続する。

【０００５】図２１（ｃ）は、シリアルパラレル変換を
実現する通信ハードと主な制御処理を実行するプロセッ
サと主メモリにより構成したものである。通信ハードと
プロセッサと主メモリをシステムバスで接続する。この
方式では、受信データを一度蓄えるバッファと通信デー
タの最終データ格納領域を主メモリ内に実現する。

【０００６】これら図２１に示したように、受信データ
を一度蓄えるバッファを使用する方法では、受信データ
が通信エラーなどにより異常データと判明した場合は、
そのデータに対しバッファから所定のデータ格納領域へ
のメモリコピーを実行しないことにより、最終データ格
納領域における異常データの混入を防ぐ。

【０００７】次に、メモリ転写方式について説明する。

【０００８】図２２は、一般的なメモリ転写方式の動作
を示したものである。自局の局番号を＃２とした場合を
例に、以下、説明する。

【０００９】メモリ転写の動作は、サイクリックに各局
のデータを受信しバッファから共通エリアへメモリコピ
ーを実行することにより実現される。＃２以外の他局の
データを受信した時は、送信元に従い共通エリア内の所
定のデータ格納領域へ格納する。自局の送信時には、＃
２より自局のデータをバッファにメモリコピーし、通信
ハードはそのデータをバッファからその他の全局に送信
する。これにより、全局の共有エリア内において各局の
データを高信頼に共有することを実現する。

【００１０】各局間でのデータの授受管理方式は、代表
的なものとして各局の送信時間を時分割に管理して、局
毎に送信時間をスケジューリングしサイクリックに自局
データを送信する方式がある。この方式では、時分割に
処理するために、リアルタイムなメモリ転写を実現可能
である。

【００１１】

【発明が解決しようとする課題】図２１（ａ）で示した
構成では、受信したデータは最終的にローカルメモリ内
の共有エリアへ格納されるため、プロセッサがこの共有
エリア内のデータにアクセスするには、二つのバスをま
たいでアクセスしなくてはならず、アクセス処理に時間
がかかる。また、バッファ、ローカルメモリなど専用メ
モリを必要とするため、小型化しにくい。通信ハードで
データを受信した際に、バッファからローカルメモリ内
の共通エリアへメモリコピーが必要となるため、データ
受信処理に時間がかかる。

【００１２】また図２１（ｂ）で示した構成では、受信
したデータは主メモリ内の共有エリアへ格納されるた
め、ローカルメモリを排除可能となり、図２１（ａ）で
示した構成に比べ小型化が可能である。また、プロセッ
サがこの共有エリア内のデータにアクセスするのは、図
２１（ａ）で示した構成に比べ高速になるが、通信ハー
ドでデータを受信した際に、バッファから主メモリ内の
共通エリアへメモリコピーが必要となるため、データ受
信処理時間が大きい。

【００１３】また図２１（ｃ）で示した構成では、バッ
ファと共通エリアを主メモリ内で一体化するため、図２
１（ｂ）で示した構成に比べてさらに小型化が可能とな
る。また、データ受信処理はバスをまたがなくなるた
め、図２１（ｂ）で示した構成に比べて高速化が図れ
る。しかし、この方式では、システムバスの使用率が高
くなり、プロセッサからのメモリアクセスに待ちが多く
なる恐れがある。

【００１４】このように従来のメモリ転写技術を適用す
ると、バッファを使用する以上、受信データを一度バッ
ファに格納後通信エラーがない場合は共通エリア内の所
定のデータ格納領域へデータを格納すると言う処理が必
要となるため、必ず最低１回のメモリコピーが必要とな
る。このメモリコピー処理分、受信データを共有エリア
に格納する処理時間が大きくなり、またプロセッサへの
処理負荷も増加する。本発明の目的は、上記の問題に鑑
みて、メモリ転写機能を小型で高速にかつ高信頼に実現
することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に本発明では、複数の処理装置から構成された処理シス
テムにおいて、各処理装置が、他の処理装置との間でデ
ータの送受を行う通信回路と、通信回路から送られてく
る情報に基づいてデータを格納するためのアドレスを生
成するアドレス生成回路と、少なくとも他の処理装置か
ら送られてくるデータを格納する第１，第２の領域を他
の処理装置毎に有するメモリと、メモリに格納されたデ
ータに基づいて処理を行うプロセッサと、プロセッサか
ら送られてくるアドレス又は通信回路から送られてくる
アドレスに基づいて、プロセッサ又は通信回路がメモリ
にアクセスする領域を排他制御するメモリ制御管理回路
とを有することを特徴とする。

【００１６】また、上記目的を達成するために本発明で
は、複数の処理装置から構成された処理システムにおい
て、各処理装置が、プロセッサと、他の処理装置との間
でデータの送受を行う通信回路と、プロセッサによって
生成されたデータ又は通信回路が受けたデータを記憶す
るメモリと、通信装置が受けたデータをメモリに処理装
置毎に格納するために、処理装置毎の記憶領域を示すア
ドレスを生成するアドレス生成回路とを少なくとも有す
ることを特徴とする。

【００１７】また、上記目的を達成するために本願発明
では、複数の処理装置から構成された処理システムにお
いて、各処理装置が、他の処理装置との間でデータの送
受信及び受信したデータの状態の判定を行う通信回路
と、少なくとも通信装置が受信したデータを各処理装置
毎に格納するメモリと、メモリに格納されたデータに基
づいて処理を行うプロセッサと、通信回路が受信したデ
ータについて各処理装置毎に複数ビットからなるアドレ
スを生成するアドレス生成回路と、生成されたアドレス
と通信回路によって判定された結果に基づいて、生成さ
れたアドレスを構成する複数ビットの内、少なくとも１
ビットを変更するメモリ制御管理回路とを有することを
特徴とする。

【００１８】

【発明の実施の形態】以下、本発明による実施例を幾つ
かの図面を参照して説明する。

【００１９】図１９に、本実施例で対象とする全体のシ
ステム構成を示す。

【００２０】このシステムでは、同一構成である装置１
７０１（以下、「局」と呼ぶ。）を一つのネットワーク
１７０２に、１６個接続する。各局では通信ハード１７
０３と主メモリ１７０４を持っており、主メモリ内に
は、共有エリア１７０６が確保されている。共有エリア
内には、各局に対応したデータ格納領域を持っており、
このシステムでは、１局当りのデータの格納領域のサイ
ズは５１２Ｂであるものとする。

【００２１】図２０に、本実施例における通信ハード１
７０３の構成ブロック例を示す。

【００２２】ここでは、ネットワークから受信したシリ
アルデータを所定のビット数のパラレルデータに変換す
るシリアル／パラレル変換回路１８０１，受信データの
エラー発生を例えば、ＣＲＣチェック等により判定する
エラー判定回路１８０２，データ受信時における正常受
信終了や、通信エラーや、受信タイムアウト等の通信時
の受信状態を表すステータスレジスタ１８０３、および
各種状態に応じた割込信号を発生させる割込発生回路１
８０４，パラレルに変換されたデータを逐次格納する所
定アドレスを生成するデータ転送先アドレス生成回路１
８０５，主メモリ内の共有エリアの開始アドレスを指定
する共有エリア開始アドレス指定レジスタ１８０６、局
毎の転送周期を計る転送周期タイマ１８０７で、通信ハ
ード1703を構成する。

【００２３】図１は、本発明の基本構成となる処理装置
の構成を示したものであり、高速メモリ転写装置を用い
たシステム構成ブロック図である。

【００２４】本システムは、主な制御処理を実行するプ
ロセッサ１０１と、メモリ制御LSI118と、プロセッサ１
０１と通信ハード１７０３の共通エリアのデータ格納領
域を持つ主メモリ１７０４とからなる構成を持つ。

【００２５】メモリ制御ＬＳＩ１１８は、外部ネットワ
ークに接続され他局とネットワークを介して送受信機能
を実現する通信ハード１７０３と、データ受信時におけ
る格納すべき局のベースアドレス（ここでは、各局毎に
最初にアクセスするアドレスの値を「ベースアドレス」
と呼ぶ。）を生成するベースアドレス生成回路１０３
と、ベースアドレス生成回路１０３から出力される通信
ハード側のアドレスバス１０６とプロセッサから出力さ
れるアドレスバス１０７を各々の要求時に従い選択する
アドレスバスセレクタ回路１０８と、各局毎に受信領域
を２面化し制御および管理を行う２面制御管理回路１１
０を持つ。

【００２６】プロセッサ１０１，通信ハード１７０３，
主メモリ１７０４をデータバス111により接続し、アド
レスバスセレクタ回路１０８の出力であるアドレスをア
ドレスバス１１２を通して２面制御管理回路１１０へ入
力する。２面制御管理回路１１０と主メモリ１７０４は
アドレスバス１１３により接続されている。通信ハード
１７０３とベースアドレス生成回路１０３との間は、共
有エリア開始アドレス指定レジスタ１８０６の出力信号
線群１１７とデータ転送先アドレス生成回路１８０５の
出力信号線群であるアドレスバス１０４にて接続されて
いる。プロセッサ１０１，アドレスバスセレクタ回路１
０８，２面制御管理回路１１０は、プロセッサアクセス
要求信号線１１４により接続され、通信ハード１７０３
と２面制御管理回路１１０とは、転送周期タイマタイム
アウト信号線１１５と正常受信終了割込信号線１１６と
通信ハードアクセス要求信号線１２０とアドレスバス１
０６の信号線群の中からＡ９〜Ａ１２ビットに対応する
信号線群１１９とで接続されている。

【００２７】この構成により、通信ハード１７０３にお
いて受信した場合は、データ転送先アドレス生成回路１
８０５の出力信号線群のアドレスバス１０４にてベース
アドレス生成回路１０３にデータ転送先アドレス情報を
渡し、その後、ベースアドレス生成回路１０３，アドレ
スバスセレクタ回路１０８，２面制御管理回路１１０に
より決定されるアドレスに従って、受信データをデータ
バス１１１を通して主メモリへ格納する。また、プロセ
ッサ１０１からの主メモリアクセスは、アドレスバス１
０７に出力されるアドレスをアドレスバスセレクタ回路
１０８により選択し、２面制御管理回路１１０により変
換され求められたアドレスに対し、データバス１１１を
通してアクセスが可能となる。

【００２８】まず、図２にデータ格納領域の２面制御の
概念を示す。以後、２面化された面をそれぞれＡ面，Ｂ
面と呼ぶことにする。

【００２９】２面制御管理回路１１０では、各局毎に個
別に受信データ格納領域をＡ面，Ｂ面の２面持つ構成を
とり、通信ハードがアクセスする面とプロセッサがアク
セスする面を排他制御する。これは、図に示すように、
一つの面情報によりプロセッサ側のスイッチと通信ハー
ド側のスイッチを同時に反対面に切り替えることで行
う。このことは、通信ハードがエラーが発生したデータ
を格納しても、プロセッサには過去受信した最も新しい
正常データを常に見せることができることを意味する。
また、面切り替えの動作が、従来例に示すバッファから
共通エリアへのメモリコピーを実行することと等価であ
る。つまり、面切り替えを瞬時に実行することは、メモ
リコピーに要する処理時間を排除したことと等価であ
り、高速化が実現できる。

【００３０】以下、図１における各構成部について、詳
細に説明する。

【００３１】図３に、アドレスバスセレクタ回路１０８
の構成を示す。

【００３２】プロセッサ側のアドレスバス１０７の各信
号線に対し、プロセッサアクセス要求信号線１１４と論
理積をとり、また、通信ハード側のアドレスバス１０６
の各信号線に対し、プロセッサアクセス要求信号線１１
４を反転した後論理積をとる。さらに、各々の論理積の
出力について、それぞれ対応する信号線毎に論理和をと
ることで、最終的なアドレスバス１１２の出力となる。

【００３３】これにより、プロセッサアクセス要求信号
がハイレベルの時は、プロセッサ側のアドレスバス１０
７の信号をアドレスバス１１２に出力し、プロセッサア
クセス要求信号がロウレベルの時は、通信ハード側のア
ドレスバス１０６の信号をアドレスバス１１２に出力す
る。

【００３４】図４に、２面制御管理回路１１０の構成を
示す。

【００３５】本回路は、１６局各々に対応する２面制御
出力信号を出力する面情報ラッチ回路６０７を１６個持
ち、信号線群１１９のデータから現在アクセスしている
局を割り出すアクセス局デコード回路６０１ａと、アク
セス局デコード回路６０１ａの出力である各局に対応し
た信号線群６０２ａと、アドレスバス１１２の中からＡ
９〜Ａ１２ビットに対応する信号線群６１３のデータか
ら現在アクセスしている局を割り出すアクセス局デコー
ド回路６０１ｂと、アクセス局デコード回路６０１ｂの
出力である各局に対応した信号線群６０２ｂと、アクセ
ス局デコード回路６０１ａの各局の出力信号と正常受信
終了割込信号を入力に持つ１６個の論理積回路６０３
と、アクセス局デコード回路６０１ｂの各局の出力信号
と各面情報ラッチ回路６０７の出力信号を入力に持つ１
６個の論理積回路６０４と、その出力の論理和をとる論
理和回路６０５と、その出力信号を伝える信号線６０６
とプロセッサアクセス要求信号を伝える信号線１１４と
を入力とし信号線６１０にＡ／Ｂ面情報ビットを出力す
る排他的論理和回路６０８と、通信データアクセス要求
およびプロセッサアスセス要求の論理和をとりメモリア
クセス要求信号を出力する論理和回路６０９と、排他的
論理和回路６０８の出力信号と論理和回路６０９からの
メモリアクセス要求信号を入力としＡ／Ｂ面情報ビット
の信号線６１２を出力とするデータ同時性保証回路６１
１からなる。アドレスバス１１３の内、Ａ１３ビットの
信号線をＡ／Ｂ面情報ビットの信号線６１２に置き換え
る。

【００３６】本回路の動作を説明する。

【００３７】通信データもしくはプロセッサからの主メ
モリアクセス要求時に、信号線群６１３に出力されてい
るデータよりアクセス局デコード回路６０１ｂにてアク
セス先の局情報を信号線群６０２ｂに出力し、その出力
と論理積回路６０４，論理和回路６０５により１６個の
面情報ラッチ回路６０７からアクセス先の局に対応する
面情報ラッチ回路６０７の情報を選択し、信号線６０６
に出力する。通信ハードのアクセス要求時には、排他的
論理和回路６０８により信号線６０６の信号をそのまま
データ同時性保証回路６１１に入力し、一方、プロセッ
サのアクセス要求時には、排他的論理和回路６０８によ
り信号線６０６の信号を反転してデータ同時性保証回路
６１１に入力する。また、通信ハード，プロセッサ共に
メモリアクセス要求時には、論理和回路６０９，データ
同時性保証回路６１１により、メモリアクセス中に、信
号線６１０の情報を信号線６１２に出力しないように現
在のメモリアクセスを保護し、次のメモリアクセス時に
おいて信号線６１０の情報を信号線６１２に出力するよ
うに動作する。

【００３８】また、信号線群６０２ａでの出力と論理積
回路６０３により、正常受信終了割込信号の入力先の面
情報ラッチ回路６０７を特定する。面情報ラッチ回路６
０７では、Ａ／Ｂ面情報ビットを正常受信終了毎に反転
し、一方、通信エラー発生により正常受信終了割込が発
生しなかった場合は、２面制御出力信号は反転せず、前
状態を維持する様に動作する。

【００３９】これにより、メモリアクセス要求に応じた
アクセス先の局のＡ面，Ｂ面の情報を出力することがで
きる。前述したアクセス局デコード回路６０１ａ，６０
１ｂは全く同一の回路であり、以下アクセス局デコード
回路６０１として説明する。図５に、アクセス局デコー
ド回路６０１の構成を示す。

【００４０】本回路は、アドレスバス１０７の信号線群
の内、アクセス局の情報を持つビット位置の連続する４
ビットの信号線群７０１を入力、１６本の信号線群７０
２を出力とし、入力である４ビットのデータをデコード
してそれぞれを１６本の各信号線群７０２に対応させる
ように、反転回路と１６個の論理積回路を組み合わせる
ことにより構成する。この回路により、４ビットの情報
から特定の１局を選択することができる。

【００４１】図６に、面情報ラッチ回路６０７の構成を
示す。

【００４２】本回路は、図中の論理和，論理積，反転回
路，Ｄフリップフロップにて図のように構成される。

【００４３】これにより、正常受信終了割込信号がロウ
レベルの時は、通信ハード側のアクセス先の局の面情報
を示す２面制御出力信号は現状態レベルを維持し、正常
受信終了割込信号がロウレベルの時に、状態レベルを反
転するように動作する。

【００４４】図７に、ネットワークの局が受信のみ１局
と仮定した場合の２面制御管理回路１０９の動作波形例
を示す。そのため、この場合のアクセス局デコード回路
601の出力情報は１局固定である。まず、時間ｔ１以前
において正常データＤ１を受信した場合は、通信ハード
アクセス要求信号がハイレベルになり、その時の２面制
御出力信号の情報に従いＡ面にデータＤ１を格納する。
その後、通信ハード１７０３により正常受信終了を確認
した後に、正常受信終了割込信号がハイレベルになり２
面制御出力信号の状態レベルが反転する。そのため、２
面制御出力信号の情報はＡ面からＢ面に変化する。以後
次に正常受信割込信号がハイレベルになるまで、２面制
御出力信号は面情報ラッチ回路６０７にて現状態レベル
を維持するため、ｔ１からｔ２に至るまでの期間では２
面制御出力信号の情報はＢ面に維持される。この期間
で、プロセッサのアクセス要求がある場合は、２面制御
出力信号の情報が反転し、アドレスバスに現われるデー
タはＡ面を示すデータＤ１となり、プロセッサのアクセ
ス可能な面はＡ面となる。これにより、プロセッサと通
信ハードのメモリアクセス面の排他制御を実現する。

【００４５】次に、ｔ１からｔ２に至るまでの期間で新
たにデータＤ２を受信した場合は、通信ハードアクセス
要求信号がハイレベルになり、この時の２面制御出力信
号に従いＢ面にデータＤ２を格納する。この時、受信デ
ータにエラーが発生していた場合は、時間ｔ２において
正常受信終了割込信号がハイレベルにならず、２面制御
出力信号の情報は切り替わらずＢ面のまま維持される。
よって、ｔ２以降次に正常受信するまでは、プロセッサ
がアクセスする面情報は２面制御出力信号の情報が反転
したＡ面であり、エラーの発生した受信データは認識で
きない。これにより、エラー発生時もプロセッサはその
エラー発生データＤ２にアクセスすることなく正常なデ
ータに対しのみアクセス可能であり、共有メモリの高信
頼性を保つ。

【００４６】図８に、データ同時性保証回路６１１の構
成およびその動作波形を示す。

【００４７】本回路は、論理和，論理積，反転回路，Ｄ
フリップフロップにて図のように構成される。

【００４８】以下に、本回路の動作例を説明する。排他
的論理和回路６０８の出力であるＡ／Ｂ面情報ビット
（入力）は、時間ｔ２以前でＡ面を示している。時間ｔ
１において、メモリアクセス要求信号がハイレベルにな
り、アドレスバスには、アクセスに要する所定時間Ａ面
をアクセスするデータが出力される。この期間中時間ｔ
２において、正常終了割込信号がハイレベルになって
も、図中の論理回路にてすぐには面切り替えは実行され
ずにＡ面を示すＡ／Ｂ面情報を保持する。その後時間ｔ
３においてメモリアクセス要求信号が再度ハイレベルに
なった時に、その時のＡ／Ｂ面情報ビット（入力）であ
るＢ面の情報をＡ／Ｂ面情報ビット(出力)に出力し、面
切り替えが実行される。

【００４９】これにより、主メモリアクセス中には前述
した通信ハードのアクセス面切り替え処理を行わないよ
うにすることが可能となり、一度のメモリアクセス単位
でのデータ同時性を保証できる。

【００５０】図９に、ベースアドレス生成回路１０３の
構成を示す。

【００５１】本回路は、通信ハード１７０３のデータ転
送先アドレス生成回路１８０５から出力されるアドレス
バス１０４をアドレスバス１０６のＡ０〜Ａ８ビットと
し、通信ハード１７０３から出力される転送周期タイマ
タイムアウト信号を入力とし、この信号がハイレベルに
なる度に“１”加算される４ビット加算器８０１の４ビ
ット出力をそれぞれアドレスバス１０６のＡ９〜Ａ１２
ビットとし、通信ハード１７０３の共有エリア開始アド
レス指定レジスタ１８０６の値をアドレスバス１０６の
Ａ１３〜Ａ３１ビットとするように各信号線を対応させ
る。

【００５２】この回路の動作を説明する。通信ハード１
７０３がデータを受信したら、共有エリア開始アドレス
指定レジスタ１８０６で示されるＡ１４〜Ａ３１、その
時のＡ／Ｂ面情報ビットＡ１３，４ビット加算器による
アクセス先の局アドレスを示すデータＡ９〜Ａ１２によ
り構成されるアドレスが作成され、以後通信ハード１７
０３がデータを逐次格納するのに従い、データ転送先ア
ドレス生成回路1805によりＡ０〜Ａ８のデータが更新さ
れる。データを受信終了し、転送周期タイマがタイムア
ウトすると転送周期タイムアウト信号がその旨４ビット
加算器８０１に通達され、４ビット加算器８０１は、次
の受信先の局へ更新する。

【００５３】図１０に、この時の主メモリ１７０４上の
共有エリア内のメモリマップを示す。

【００５４】２面制御管理回路１０９によりアドレスバ
ス１１３の内Ａ１３ビットの信号線をＡ／Ｂ面情報ビッ
トの信号線６１２に置き換えるため、連続する各Ａ面，
Ｂ面の各受信領域内に各局別のデータ受信領域を実現す
ることになる。

【００５５】図１１に、２面制御管理回路１１０の局別
の２面制御出力信号の動作波形例を示す。

【００５６】時間ｔ１以前でのアクセス局を＃１６とし
た場合、時間ｔ１にて転送周期タイマタイムアウト信号
がハイレベルになることで、ベースアドレス生成回路１
０３の４ビット加算器によりアクセス局番号が更新さ
れ、次に転送周期タイマタイムアウト信号がハイレベル
になる時間ｔ２まで、アクセス局デコード回路６０１か
ら得られるアクセス局情報は＃１を示し、時間ｔ１から
ｔ２の期間で正常データを受信し正常終了割込信号がハ
イレベルになると、ベースアドレス生成回路103の出力
信号および論理積回路６０３の作用で、その時に対応す
る局の面情報ラッチ回路６０７によって、保持していた
その局の２面制御信号の出力信号を反転させ、通信ハー
ドのアクセス面をＡ面からＢ面に切り替える。ベースア
ドレス生成回路１０３の出力信号および論理積回路６０
４の作用で、現在のアクセス局である＃１の面情報ラッ
チ回路６０７の２面制御信号が取り出され、排他的論理
和回路３０３の入力であるＡ／Ｂ面情報信号はＡ面から
Ｂ面へと切り替わる。その後、時間ｔ２において、再び
転送周期タイマタイムアウト信号がハイレベルになる
と、前回と同様にベースアドレス生成回路１０３の４ビ
ット加算器によりアクセス局番号が更新され、次に転送
周期タイマタイムアウト信号がハイレベルになる時間ｔ
３まで、アクセス局デコード回路６０１から得られるア
クセス局情報は＃２を示すようになる。時間ｔ２からｔ
３の期間において受信エラー発生したとすると、この時
正常終了割込信号がハイレベルにならないので、＃２に
対応する面情報ラッチ回路６０７の面情報はＢ面のまま
保持され、この情報が排他的論理和回路３０３の入力で
あるＡ／Ｂ面情報信号に出力される。その後、時間ｔ３
において、再び転送周期タイマタイムアウト信号がハイ
レベルになると、前回と同様にベースアドレス生成回路
１０３の４ビット加算器によりアクセス局番号が更新さ
れ、次に転送周期タイマタイムアウト信号がハイレベル
になる時間ｔ３まで、アクセス局デコード回路６０１か
ら得られるアクセス局情報は＃３を示すようになる。以
下同様に、全局に対し面切り替え処理を実行した後、時
間ｔ１６にて再度局＃１からの処理へ繰り返す。

【００５７】これにより、全局のデータ格納領域の面切
り替え制御をサイクリックに実行し、メモリ転写を実現
する。

【００５８】以上説明してきたのと同様なシステム構成
において、通信ハード１７０３に転送周期タイマ１８０
７を有しない場合であって、同程度の機能を実現するた
めの構成について説明する。

【００５９】図１２に、通信ハード１７０３内に転送周
期タイマ機能が存在しない場合の第２のベースアドレス
生成回路１０３の構成を示す。

【００６０】本回路は、通信ハード１７０３のステータ
スレジスタ１８０３の各情報の論理和をとる論理和回路
１１０１と４ビット加算器８０１により構成され、通信
ハード１７０３のデータ転送先アドレス生成回路１８０
５から出力されるアドレスバス１０４をアドレスバス１
０６のＡ０〜Ａ８ビットとし、４ビット加算器８０１の
４ビット出力をそれぞれアドレスバス１０６のＡ９〜Ａ
１２ビットとし、通信ハード１７０３の共有エリア開始
アドレス指定レジスタ１８０６の値をアドレスバス１０
６のＡ１４〜Ａ３１ビットとするように各信号線を対応
させる。

【００６１】図１３に、第２のベースアドレス生成回路
１０３で生成されるステータスレジスタの全信号の論理
和をとった信号の動作波形例を示す。

【００６２】ステータスレジスタは各転送周期単位で自
局の通信状態を一意に表すため、任意の転送周期内にお
いて、正常受信終了であっても通信エラーが発生してい
ても、ステータスレジスタでは必ずいずれかのビットが
ハイレベルになる。そのため、図に示されるように、ス
テータスレジスタの全信号の論理和をとった信号は、任
意の転送周期内において一つのハイレベル状態が存在す
ることになる。但し、受信状態によりハイレベルからハ
イレベルの間隔は均一とは限らない。

【００６３】これにより、多少のずれはあるものの生成
される波形は、転送周期タイマを有する場合のようにベ
ースアドレス生成回路１０３で希望している転送周期タ
イマタイムアウト信号と同質の信号波形が得られ、その
効果はベースアドレス生成回路１０３のものと同様であ
る。

【００６４】尚、ここで説明していないその他の部分の
構成については先に説明したものと同様の構成である。

【００６５】図１４に、先に説明したのと構成が異なる
第３のベースアドレス生成回路103の構成を示す。

【００６６】本回路では、通信ハード１７０３から出力
される転送周期タイマタイムアウト信号を入力とし、こ
の信号がハイレベルになる度に“１”加算される４ビッ
ト加算器８０１により構成し、通信ハード１７０３のデ
ータ転送先アドレス生成回路１８０５から出力されるア
ドレスバス１０４をアドレスバス１０６のＡ０〜Ａ８ビ
ットとし、ＧＮＤと接続した信号線１３０１をＡ９と
し、通信ハード１７０３から出力される転送周期タイマ
タイムアウト信号を入力とし、この信号がハイレベルに
なる度に“１”加算される４ビット加算器８０１の４ビ
ット出力をそれぞれアドレスバス１０６のＡ１０〜Ａ１
３ビットとし、通信ハード１７０３の共有エリア開始ア
ドレス指定レジスタ１８０６の値をアドレスバス１０６
のＡ１４〜Ａ３１ビットとするように各信号線を対応さ
せる。

【００６７】図１５に、第３のベースアドレス生成回路
１０３を用いた場合の主メモリ1704上の共有エリア内の
メモリマップを示す。

【００６８】２面制御管理回路１０９によりアドレスバ
ス１１３の内Ａ９ビットの信号線をＡ／Ｂ面情報ビット
の信号線６１２に置き換えるため、２面制御管理回路１
１０により管理される連続する各局別の受信領域内にお
いて。２面制御管理回路109により制御される各Ａ面，
Ｂ面の各受信領域を実現することになる。このマッピン
グ方式では、ネットワークに接続される局数が本実施例
とは異なる場合でも、回路の変更なしに効率の良いメモ
リの利用が可能であるという特長を持つ。

【００６９】尚、ここで説明していない部分の構成につ
いては、先に説明した構成と同様である。

【００７０】図１６に、先に説明した構成とは異なる第
２の２面制御管理回路１１０の構成を示す。

【００７１】ここでは、先に説明した２面制御管理回路
１１０において、Ａ／Ｂ面切り替えイネーブルレジスタ
１５０１を加え、１６個の論理積回路６０４の代わり
に、アクセス局デコード回路６０１の各局の出力信号
と、各面情報ラッチ回路６０７の出力信号と、Ａ／Ｂ面
切り替えイネーブルレジスタ１５０１の１６本の各出力
信号の反転信号を入力に持つ１６個の論理積回路１５０
２から構成している。尚、その他は先に説明したのと同
様の構成からなる。

【００７２】Ａ／Ｂ面切り替えイネーブルレジスタ１５
０１では、各局に対応する１６ビットの情報を持たせる
ことが可能であり、各局に対応するビット位置に“１”
をセットにすることにより、対応する信号線がハイレベ
ルになり論理積回路１５０２が面情報ラッチ回路６０７
の情報を伝えなくする。これにより、本実施例での２面
制御管理回路１１０では、各局に対する２面制御機能を
局別に抑止することが可能となる。

【００７３】図１７に、新たに追加される局毎に通信の
ステータスレジスタを持たせる機能の構成を示す。

【００７４】本構成では、各通信ステータスの情報を保
持可能なビット数を持つステータスレジスタ１６０１を
１６局分持ち、アドレスバス１０７のデータから現在ア
クセスしている局を割り出すアクセス局デコード回路６
０１と、アクセス局デコード回路６０１の出力である各
局に対応した信号線群６０２と、各種通信ステータス情
報を伝える各情報信号に対応した信号線群１６０２と、
信号線群６０２から局別の信号と各種通信ステータス信
号との論理積をとり出力は各ステータスレジスタの各ビ
ットに割り当てられる論理積回路１６０３からなる。

【００７５】これにより、アクセス局デコード回路６０
１により割り出された現在アクセスしている局に対応す
るステータスレジスタが選択され、その時の各種通信ス
テータス信号の状態がそのステータスレジスタ内に保持
されることになる。これにより、より詳細な状態解析が
可能になる。

【００７６】尚、ここで説明していないその他の部分の
構成については、先に説明したのと同様の構成である。

【００７７】図１８に、新たに追加される局毎の面情報
を保持する面情報レジスタを持つ第３の２面制御管理回
路１１０の構成を示す。

【００７８】ここでは、先に図４で説明した２面制御管
理回路１１０において、各面情報ラッチ回路６０７の情
報を入力とする面情報レジスタ２２０１を加え、その他
は、同様の構成からなる。

【００７９】面情報レジスタにアクセスすると、アクセ
ス時における全局の面情報ラッチ回路６０７の情報が得
られる。これにより、本回路の状態解析に役立つことが
できる。

【００８０】尚、ここで説明していないその他の部分の
構成は、先に説明した構成と同様である。

【００８１】また、前述した各種レジスタは、ソフトウ
ェアからアクセス可能であり、Ａ／Ｂ面切り替えイネー
ブルレジスタ１５０１は、Ａ／Ｂ面切り替えを実行する
局に対応するビットに“１”を、Ａ／Ｂ面切り替えを実
行させない局に対応するビットに“０”を書き込むこと
で、制御する。また、各局に対応するステータスレジス
タ１６０１，面情報レジスタ２２０１は、このレジスタ
を読み込むことで、各情報を取得する。

【００８２】また今まで説明したものは「局数は計１６
個、１局当りのデータの格納領域のサイズは５１２Ｂ」
を前提に説明をしたものである。そこで、局数を変える
には、アクセス局デコード回路６０１内の加算器のビッ
ト数を変化させることで、１局当りのデータの格納領域
のサイズを変えるには、通信ハード１７０３のデータ転
送先アドレス生成回路１８０５の出力ビット数を変化さ
せることで、容易に対応可能である。

【００８３】

【発明の効果】本発明によれば、バッファを排除し直接
共通エリア内の局別のデータ格納領域へ受信データを格
納するため、従来のバッファから共通エリア内のデータ
格納領域へのコピー処理が不要になり、そのためメモリ
コピー処理分のデータ受信処理の高速化が可能となる。

【００８４】また、局別の各データ格納領域を２面化さ
せ、通信ハードのアクセス面とプロセッサのアクセス面
との２面制御機能を設け、エラーが発生したデータを受
信した場合は、受信後の通信ハードがアクセスする面の
切り替えを抑止することで、エラーの発生したデータを
受信してもプロセッサ側に見せないようにすることが可
能となる。これにより、高信頼なデータ受信処理を提供
することが可能となる。

【図面の簡単な説明】

【図１】本発明の処理装置の基本構成を示すブロック
図。

【図２】２面制御管理手段の概念図。

【図３】アドレスバスセレクタ回路の構成ブロック図。

【図４】２面制御管理回路の構成ブロック図。

【図５】アクセス局デコード回路の構成ブロック図。

【図６】面情報ラッチ回路の構成ブロック図。

【図７】２面制御管理回路の動作波形例を示す図。

【図８】データ同時性保証回路の構成ブロック図。

【図９】ベースアドレス生成回路の構成ブロック図。

【図１０】共有エリア内メモリマップを示した図。

【図１１】２面制御回路の動作波形例を示す図。

【図１２】第２のベースアドレス生成回路の構成ブロッ
ク図。

【図１３】第２のベースアドレス生成回路による動作波
形図。

【図１４】第３のベースアドレス生成回路の構成ブロッ
ク図。

【図１５】第３のベースアドレス生成回路を用いた場合
の共有エリア内メモリマップを示した図。

【図１６】第２の２面制御管理回路の構成ブロック図。

【図１７】局別にステータスレジスタを持たせた場合の
構成ブロック図。

【図１８】第３の２面制御管理回路の構成ブロック図。

【図１９】ネットワークシステム構成を示すブロック
図。

【図２０】通信ハードの機能を示すブロック図。

【図２１】ネットワーク局の構成ブロック図。

【図２２】メモリ転写の動作を説明するための図。

【符号の説明】

１０１…プロセッサ、１０３…ベースアドレス生成回
路、１０４，１０５，１０６，１０７，１１２，１１３
…アドレスバス、１０８…アドレスバスセレクタ回路、
１１０…２面制御管理回路、１１１…データバス、１１
４…プロセッサアクセス要求信号線、１１５…転送周期
タイマタイムアウト信号線、１１６…正常受信終了割込
信号線、１１７…共通エリア開始アドレス指定レジスタ
の出力信号線群、１１８…メモリ制御ＬＳＩ、１１９…
アドレスバスの信号線群の中からＡ９〜Ａ１２ビットに
対応する信号線群、１２０…通信ハードアクセス要求信
号線、６０１，６０１ａ,６０１ｂ…アクセス局デコー
ド回路、６０２ａ,６０２ｂ…アクセス局デコード回路
の出力である各局に対応した信号線群、６０３，604,１
５０２，１６０３…論理積回路、６０５，６０９…論理
和回路、６０６…２面制御出力信号線、６０７…面情報
ラッチ回路、６０８…排他的論理和回路、610…Ａ／Ｂ
面情報ビットを出力される信号線、６１１…データ同時
性保証回路、６１２…データ同時性保証回路の出力信号
線、７０１…アクセス局の情報を持つ連続する４ビット
の信号線群、７０２…各局に対応する１６本の信号線
群、801…４ビット加算器、１３０１…ＧＮＤと接続し
た信号線、１５０１…Ａ／Ｂ面切り替えイネーブルレジ
スタ、１６０１…各局に対応するステータスレジスタ、
１６０２…ステータス情報を伝える各情報信号に対応し
た信号線群、１７０１…ネットワークに接続される局、
１７０２…ネットワーク、１７０３…通信ハード、１７
０４…主メモリ、１７０６…共有エリア、１８０１…シ
リアル／パラレル変換回路、１８０２…エラー判定回
路、１８０３…ステータスレジスタ、1804…割込発生回
路、１８０５…データ転送先アドレス生成回路、１８０
６…共有エリア開始アドレス指定レジスタ、１８０７…
転送周期タイマ、２２０１…面情報レジスタ。

フロントページの続き (72)発明者 阪東 明 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 小林 正光 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 吉田 昌司 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数の処理装置から構成された処理システ
   ムにおいて、 上記各処理装置は、 上記他の処理装置との間でデータの送受を行う通信回路
   と、 上記通信回路から送られてくる情報に基づいてデータを
   格納するためのアドレスを生成するアドレス生成回路
   と、 少なくとも上記他の処理装置から送られてくるデータを
   格納する第１，第２の領域を上記他の処理装置毎に有す
   るメモリと、 上記メモリに格納されたデータに基づいて処理を行うプ
   ロセッサと、 上記プロセッサから送られてくるアドレス又は上記通信
   回路から送られてくるアドレスに基づいて、上記プロセ
   ッサ又は上記通信回路が上記メモリにアクセスする領域
   を排他制御するメモリ制御管理回路とを有することを特
   徴とする処理システム。
2. 【請求項２】請求項１において、 上記メモリ制御管理回路は、 上記他の処理装置から送られてきたデータが上記第１，
   第２のいずれの領域に格納されているかを示すレジスタ
   と、 上記レジスタの値に基づいて上記プロセッサからのアク
   セスを反転させる反転回路とを有することを特徴とする
   処理システム。
3. 【請求項３】請求項１又は２において、 上記通信回路は、転送周期を管理する転送周期タイマ
   と、受信したデータを上記メモリに格納する格納先アド
   レス生成回路とを有し、 上記アドレス発生回路は、上記通信回路から送られてく
   る上記転送周期と上記格納先アドレスに基づいて一定周
   期毎に、上記メモリに格納するためのアドレスを出力す
   ることを特徴とする処理システム。
4. 【請求項４】請求項１又は２において、 上記通信回路は、上記各処理装置毎の通信のステータス
   情報を保持するレジスタと、受信したデータを上記メモ
   リに格納する格納先アドレス生成回路とを有し、 上記アドレス発生回路は、上記通信回路から送られてく
   る上記ステータス情報と上記格納先アドレスに基づい
   て、上記メモリに格納するためのアドレスを出力するこ
   とを特徴とする処理システム。
5. 【請求項５】複数の処理装置から構成された処理システ
   ムにおいて、 上記各処理装置は、 プロセッサと、 上記他の処理装置との間でデータの送受を行う通信回路
   と、 上記プロセッサによって生成されたデータ又は上記通信
   回路が受けたデータを記憶するメモリと、 上記通信装置が受けたデータを上記メモリに上記処理装
   置毎に格納するために、上記処理装置毎の記憶領域を示
   すアドレスを生成するアドレス生成回路とを少なくとも
   有することを特徴とする処理システム。
6. 【請求項６】請求項５において、 上記通信回路は、転送周期を管理する転送周期タイマ
   と、受信したデータを上記メモリに格納する格納先アド
   レス生成回路とを有し、 上記アドレス発生回路は、上記通信回路から送られてく
   る上記転送周期と上記格納先アドレスに基づいて一定周
   期毎に、上記メモリに格納するためのアドレスを出力す
   ることを特徴とする処理システム。
7. 【請求項７】複数の処理装置から構成された処理システ
   ムにおいて、 上記各処理装置は、 上記他の処理装置との間でデータの送受信及び受信した
   データの状態の判定を行う通信回路と、 少なくとも上記通信装置が受信したデータを上記各処理
   装置毎に格納するメモリと、 上記メモリに格納されたデータに基づいて処理を行うプ
   ロセッサと、 上記通信回路が受信したデータについて上記各処理装置
   毎に複数ビットからなるアドレスを生成するアドレス生
   成回路と、 生成された上記アドレスと上記通信回路によって判定さ
   れた結果に基づいて、生成された上記アドレスを構成す
   る複数ビットの内、少なくとも１ビットを変更するメモ
   リ制御管理回路とを有することを特徴とする処理システ
   ム。
8. 【請求項８】請求項７において、 上記通信回路は、転送周期を管理する転送周期タイマ
   と、受信したデータを上記メモリに格納する格納先アド
   レス生成回路とを有し、 上記アドレス発生回路は、上記通信回路から送られてく
   る少なくとも１ビットの上記転送周期と複数ビットから
   なる上記格納先アドレスに基づいて一定周期毎に、複数
   ビットからなるアドレスを出力することを特徴とする処
   理システム。
9. 【請求項９】請求項７又は８において、 上記メモリ制御管理回路は、 上記格納先アドレスを構成する複数のビットのうち、少
   なくとも１ビットを変更することを特徴とする処理シス
   テム。