JPH10294458A

JPH10294458A - 半導体装置の製造方法

Info

Publication number: JPH10294458A
Application number: JP10413997A
Authority: JP
Inventors: Osamu Nishio; 修西尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-22
Filing date: 1997-04-22
Publication date: 1998-11-04

Abstract

(57)【要約】【課題】高濃度の不純物を含んだシリコンをシリサイ
ド化した場合、十分な低い抵抗が得られない。【解決手段】半導体基板１０上にＬＤＤ構造のＭＯＳ
トランジスタを形成する。次に、ソース／ドレイン高濃
度領域１２及びゲート電極１１の上部の絶縁膜を取り除
く。その後、ソース／ドレイン高濃度領域１２及びゲー
ト電極１１の一部を除去する。次に、金属薄膜１６を形
成し、次に、熱処理を行い、金属薄膜１６とソース／ド
レイン高濃度領域１２やゲート電極１１とを反応させて
自己整合シリサイドを形成し、その後、未反応の金属薄
膜１６を取り除き、トランジスタを完成させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細なＭＯＳトラ
ンジスタを高密度に配置することによって実現される高
集積ＬＳＩの製造プロセスにおける自己整合シリサイド
プロセスに関するものである。

【０００２】

【従来の技術】微細化するトランジスタにおいて、面積
の縮小化にもかかわらず良好な電気特性を持ったコンタ
クト及び配線を実現するために、自己整合シリサイドプ
ロセスを用いてソース／ドレイン及びゲート電極上に金
属シリサイドを形成する方法が従来より用いられてい
る。

【０００３】具体的には、ポリシリコンをゲート電極材
料として用いて、通常のＬＳＩプロセスによって形成さ
れたＭＯＳトランジスタの、ゲートの側面に絶縁膜を用
いてサイドウォールを設け、ゲートポリシリコン及びソ
ース／ドレインの上部表面を露出させた状態で、表面全
体にチタン、タングステン、コバルト、ニッケル等の金
属薄膜を形成し、その後６００℃から９００℃程度の熱
を１０秒〜１分程度加えることにより、シリコンと金属
とが接している部分、即ち、ゲート上部及びソース／ド
レイン上部のみに金属シリサイドを形成し、その後、未
反応の金属をエッチングして取り除くことにより形成さ
れる。

【０００４】このプロセス工程では、シリコンと接して
いる金属のみが反応してシリサイド化する性質を利用し
て、フォトリソグラフィ工程を経ることなく、ゲート電
極及びソース／ドレインにのみ金属シリサイドを形成す
ることができるため、一般に、自己整合シリサイドプロ
セスと称させる。

【０００５】このとき、金属シリサイドの形成条件によ
って、その性質（金属シリサイドの電気抵抗、シリコン
領域とのコンタクト性の良否等）が異なることが知られ
ている。

【０００６】以下、図３に、従来の自己整合シリサイド
工程を含むＬＳＩ製造工程を説明する。

【０００７】まず、図３（ａ）に示すように、通常のＭ
ＯＳトランジスタの製造プロセスのうち、トランジスタ
の形成が終了した状態である。この時、ソース／ドレイ
ン上やゲート電極上部には酸化膜等の絶縁物の薄膜が付
着していることが通常である。

【０００８】そのため、図３（ｂ）に示すように、シリ
サイド化するための金属薄膜を形成する前に、ソース／
ドレイン高濃度領域３６上及びゲート電極３２上部の絶
縁膜等を取り除き、ソース／ドレイン高濃度領域３６
（シリコン）及びゲート電極３２（ポリシリコン）の表
面が露出するようにする。このためには、パターニング
は必要なく、全体をエッチングすればよい。

【０００９】この際、ソース高濃度領域とゲート電極、
ドレイン高濃度領域とゲート電極との間にはサイドウォ
ール３５と呼ばれる分厚い絶縁膜があるが、上述のエッ
チングによってはこの分厚い絶縁物は多少の膜減りはあ
っても完全に取り除かれることはない。自己整合シリサ
イド工程を行い、後々コンタクトをとる必要のある部分
のみに金属シリサイドを形成する。

【００１０】次に、図３（ｃ）に示すように、シリサイ
ド化するための金属薄膜３７を全面に形成する。この
後、図３（ｄ）に示すように、６００〜９００℃程度の
温度で１０秒〜１分程度熱処理を行うことにより、ソー
ス／ドレイン高濃度領域３６やゲート電極３２のシリコ
ンと接している金属薄膜３７のみがシリコンと反応して
シリサイド化し、金属シリサイド３８が形成される。続
いて、図３（ｅ）に示すように、未反応の金属薄膜３７
を除去することにより、ソース／ドレイン高濃度領域３
６やゲート電極３２表面に金属シリサイド３８の形成さ
れたトランジスタが完成する。

【００１１】尚、ソース領域とゲート電極、ドレイン領
域とゲート電極との間にはサイドウォール３５があるた
め、金属シリサイド３８は互いに分離されており、ソー
ス／ドレイン高濃度領域３６及びゲート電極３２が電気
的に短絡することはない。

【００１２】次に、図３（ｆ）に示すように、トランジ
スタ全体を覆うように層間絶縁膜３９を堆積させ、必要
ならば熱処理を行う。次に、図３（ｇ）に示すように、
ソース／ドレイン高濃度領域３６、ゲート電極３２及び
ウエルコンタクト、基板コンタクト領域等、電気的接続
が必要な各部分について層間絶縁膜３９をエッチングに
よって取り除き、金属等の導通材料を用いてその孔を埋
め、その後、図３（ｈ）に示すように、絶縁物の上に金
属等の導通材料の薄膜を形成し、それをパターニングす
ることにより配線４０として用いる。この図３（ｆ）〜
同（ｈ）の工程は必要な回数繰り返して行われ、最終的
にＬＳＩが完成する。

【００１３】尚、図３は従来技術による自己整合シリサ
イド形成工程を有するＭＯＳトランジスタの製造工程図
である。また、図３において、３１はシリコン基板、３
２はポリシリコンによって形成されたゲート電極、３３
は絶縁膜によって形成された素子分離領域、３４はソー
ス／ドレイン低濃度（ＬＤＤ）領域、３５は絶縁膜によ
ってゲート電極側壁に形成されたサイドウォール、３６
はソース／ドレイン高濃度領域、３７は金属薄膜、３８
は金属薄膜３７とシリコンとが反応してできた金属シリ
サイド、３９は層間絶縁膜、４０は配線を示す。

【００１４】

【発明が解決しようとする課題】従来は、ソース／ドレ
イン領域の拡散抵抗を小さくするため、予めソース／ド
レイン領域にできるだけ高濃度の不純物をドープし、そ
の部分を金属シリサイド化して形成されてきた。しかし
ながら、最近、高濃度の不純物元素を含んだシリコンを
金属シリサイド化すると、必ずしも抵抗の低い金属シリ
サイドが得られるとは限らず、かえってあまり高濃度の
不純物を含まないシリコンをシリサイド化した方が良好
な性質を示すことが実験から明らかになってきた。

【００１５】ソース／ドレインの高濃度領域は、通常ピ
ーク濃度で１０²⁰〜１０²¹ａｔｏｍｓ／ｃｍ³程度の不
純物濃度となっており、トランジスタの微細化により、
ソース／ドレインの深さが浅くなるにしたがって、益々
高濃度になる傾向がある。この濃度はシリコン結晶中に
おけるシリコン原子の密度である５×１０²²ａｔｏｍｓ
／ｃｍ³と比較すると、０．２〜２％の不純物を含むこ
とになる。通常の基板或いはウエル領域に含まれる不純
物がｐｐｍのオーダーであることに比べて、これは相当
に多いと言わざるを得ない。

【００１６】従って、このソース／ドレインをシリサイ
ド化して形成されてできた金属シリサイドも同程度若し
くはそれ以上の濃度の不純物元素を含むことになり、そ
の性質に影響を及ぼすことが十分に考えられる。現在の
ところ、まだ十分には理論的に明らかにされていない
が、高濃度の不純物を含んだシリコンをシリサイド化し
た場合、十分な低い抵抗が得られないことは実験から得
られた事実である。

【００１７】

【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、シリコン基板上にゲート酸化
膜を介して形成された高濃度不純物を有する、ポリシリ
コンからなるゲート電極をマスクにソース／ドレインの
低濃度領域をイオン注入により形成する工程と、上記ゲ
ート電極の側壁にサイドウォールを形成し、上記ゲート
電極及びサイドウォールをマスクにソース／ドレインの
高濃度領域をイオン注入により形成する工程と、上記ソ
ース／ドレインの高濃度領域及び上記高濃度不純物を含
むゲート電極の表面部を所定量だけエッチングする工程
と、全面に金属膜を形成し、熱処理により、上記ゲート
電極上部及びソース／ドレインの表面部に金属シリサイ
ド膜を形成する工程とを有することを特徴とするもので
ある。

【００１８】また、請求項２記載の本発明の半導体装置
の製造方法は、上記ソース／ドレインの高濃度領域及び
上記ゲート電極の表面部をエッチングした後、上記ソー
ス／ドレインの高濃度領域より低濃度の不純物を添加す
ることを特徴とする、請求項１記載の半導体装置の製造
方法である。

【００１９】即ち、本発明では、ソース／ドレイン領域
のうち、金属と反応して金属シリサイドが形成される予
定となっている部分の高濃度の不純物領域をシリサイド
化工程に先立って予め取り除いておくことにより、ソー
ス／ドレイン領域の抵抗を下げることを目的とする。

【００２０】一般に、ソース／ドレイン領域の深さ方向
への不純物濃度は、図４及び図５に示したようになって
おり、ＮＭＯＳにおいては、ヒ素による高濃度部分より
深い位置に低濃度のリン領域が裾野を引いており、ＰＭ
ＯＳにおいてもボロンが拡散によって裾野を引く分布と
なっている。図４は、ＭＯＳトランジスタのソース／ド
レイン部分の深さ方向の不純物濃度分布を示す図であ
り、基板表面から深さ方向に向かって不純物濃度が変化
している様子を示し、また、図５はＰＭＯＳトランジス
タのソース／ドレイン部分の深さ方向の不純物濃度分布
を示す図であり、基板表面から深さ方向に向かって不純
物濃度が変化している様子を示いている。ここでは、深
さ０．２６μｍ付近にＰＮ接合がある。濃度は一般的に
表面が最も高く、ＰＮ接合に向かって徐々に低下する。

【００２１】従って、表面の最も濃度の高い部分を取り
除くことによって、シリサイドの形成される部分の不純
物を低くすることができ、しかも、取り除く深さを最適
化することによって、シリサイド化によってシリコンが
食われて、シリコン／シリサイド界面がＰＮ接合よりも
深くなってしまうことが生じないようにすることができ
る。

【００２２】例えば、一般的なＮＭＯＳトランジスタに
おいては、図４のＡに示される深さまでシリコンを取り
除くと、不純物濃度は約一桁低下し、図４のＢに示され
る深さまで取り除くと、不純物濃度はさらに約一桁低下
し、しかもＰＮ接合の深さまでは、０．１μｍ以上残っ
ているようにすることができる。したがって、ＰＮ接合
面までは、深く掘れば掘るほど不純物濃度は下がるが、
ＰＮ接合の深さまでは、最低０．０５μｍ程度必要であ
り、この深さ以下であれば、シリサイド領域の基板への
突き抜けという問題点が生じる。

【００２３】また、一般的なＰＭＯＳトランジスタにお
いては、図５のＡで示される深さまでシリコンを取り除
くと、不純物濃度は約一桁低下し、やはりＰＮ接合の深
さまではなおまだ０．１μｍ以上残っているようにする
ことができる。このため、いずれの場合においても、金
属シリサイドが形成されてもなお、金属シリサイド部分
がＰＮ接合より浅くなるようにすることが可能である。
これらのことは、ＮＭＯＳトランジスタと同様であると
いえる。

【００２４】また、表面の最も濃度の高い部分を取り除
いた後、改めてイオン注入等によって低濃度の不純物を
ドープすることによりＰＮ接合をより深い位置に形成す
ることも、可能である。この場合、上述の工程に比べて
プロセス工程が複雑となるが、シリサイド化によってシ
リコンが反応してシリコン／シリサイド界面がＰＮ接合
より深くなってしまう懸念に対してはより安全性が高く
なる。

【００２５】

【実施の形態】以下、一実施の形態に基づいて本発明に
ついて詳細に説明する。

【００２６】図１は本発明の第１の実施の形態の半導体
装置の製造工程図であり、図２は本発明の第２の実施の
形態の半導体装置の製造工程図である。尚、図１及び図
２において、１０、２０は半導体基板、１１、２１はポ
リシリコンによって形成されたゲート電極、１２、２２
はソース／ドレイン高濃度領域、１３、２３はソース／
ドレイン低濃度（ＬＤＤ）領域、１４、２４は絶縁膜に
よってゲート電極側壁に形成されたサイドウォール、１
５、２５は絶縁膜によって形成された素子分離領域、１
６、２６は金属薄膜、１７、２７は金属とシリコンとが
反応してできた金属シリサイドをそれぞれ示す。

【００２７】以下、図１を用いて本発明の第１の実施の
形態の半導体装置の製造工程を説明する。

【００２８】まず、図１（ａ）に示すように、半導体基
板１０上にＬＤＤ構造のＭＯＳトランジスタを形成す
る。この際、ソース／ドレイン低濃度領域１３は、膜厚
が２０００Åの、ポリシリコンからなるゲート電極１１
をマスクに、リンを注入エネルギーを３０〜４０ｋｅ
Ｖ、ドーズ量を４×１０¹³〜１×１０¹⁴ｃｍ^-2の条件で
イオン注入を行うことにより形成される。また、ソース
／ドレイン高濃度領域１２は、ゲート電極１１及びサイ
ドウォール１３をマスクに、ヒ素を注入エネルギーを５
０〜６０ｋｅＶ、ドーズ量を２×１０¹⁵〜３×１０¹⁵ｃ
ｍ^-2の条件でイオン注入を行うことにより形成される。
この状態では、ソース／ドレイン高濃度領域１２及びゲ
ート電極１１の上部はいずれも絶縁膜によって覆われて
いる。

【００２９】次に、図１（ｂ）に示すように、ソース／
ドレイン高濃度領域１２及びゲート電極１１の上部の絶
縁膜を取り除く。その後、図１（ｃ）に示すように、ソ
ース／ドレイン高濃度領域１２及びゲート電極１１の一
部を除去する。本実施の形態においては、１０００Å程
度である。尚、この後、イオン注入により、低濃度の不
純物をドープする場合もある。

【００３０】次に、図１（ｄ）に示すように、金属薄膜
１６を形成し、次に、図１（ｅ）に示すように、熱処理
を行い、金属薄膜１６とソース／ドレイン高濃度領域１
２（シリコン）やゲート電極１１（ポリシリコン）とを
反応させて自己整合シリサイドを形成し、その後、図１
（ｆ）に示すように、未反応の金属薄膜１６を取り除
く。

【００３１】その後、層間絶縁膜（図示せず。）をデポ
ジション等のプロセスを用いて形成し、配線とコンタク
トが必要な部分について、層間絶縁膜をエッチングし、
コンタクトホールを形成する。その後、配線用金属材料
を堆積し、コンタクトホールに配線用金属材料を埋め込
み、その後、パターニングし、配線（図示せず。）を形
成する。

【００３２】次に、図２を用いて、本発明の第２の実施
の形態として、ゲート電極の厚みを保ったまま、すなわ
ちゲート電極はエッチングせず、ソース／ドレイン高濃
度領域の一部を除去する半導体装置の製造工程を説明す
る。

【００３３】まず、図２（ａ）に示すように、半導体基
板２０上にＬＤＤ構造のＭＯＳトランジスタを形成す
る。ソース／ドレイン高濃度領域２２及びソース／ドレ
イン低濃度領域２３の形成のためのイオン注入条件は上
述の第１の実施の形態の場合と同じである。この状態で
は、ソース／ドレイン高濃度領域２２及びゲート電極２
１の上部はいずれも絶縁膜によって覆われている。次
に、図２（ｂ）に示すように、ソース／ドレイン高濃度
領域２２及びゲート電極２１の上部の絶縁膜を取り除
く。

【００３４】その後、図２（ｃ）に示すように、ソース
／ドレイン高濃度領域２２の一部を除去する。本実施の
形態においても、上記第１の実施の形態と同じ量を除去
するればいよい。この際、ゲート電極２１上部はレジス
ト等によって覆い、エッチングされないようにするか、
または、図２（ｂ）の工程の際、ゲート電極２１の上部
の絶縁膜が全部なくならないような条件でエッチングす
る。尚、この後、イオン注入により、低濃度の不純物を
ドープする場合もある。

【００３５】次に、図２（ｄ）に示すように、金属薄膜
２６を形成する。この際、図２（ｃ）の工程において、
ゲート電極に絶縁膜又はレジストが残っている場合に
は、絶縁膜又はレジストを取り除いた後に、金属薄膜２
６を形成する。

【００３６】次に、図２（ｅ）に示すように、熱処理を
行い、金属薄膜２６とシリコン／ポリシリコンとを反応
させて自己整合シリサイドを形成し、図２（ｆ）に示す
ように、未反応の金属薄膜２６を取り除く。

【００３７】その後、層間絶縁膜（図示せず。）をデポ
ジション等のプロセスを用いて形成し、配線とコンタク
トが必要な部分について、層間絶縁膜をエッチングし、
コンタクトホールを形成する。その後、配線用金属材料
を堆積し、コンタクトホールに配線用金属材料を埋め込
み、その後、パターニングし、配線（図示せず。）を形
成する。

【００３８】また、表面の最も濃度の高い部分を取り除
いた後、改めてイオン注入等によって低濃度の不純物を
ドープすることによりＰＮ接合をより深い位置に形成す
ることも、可能である。この場合、上述の工程に比べて
プロセス工程が複雑となるが、シリサイド化によってシ
リコンが反応してシリコン／シリサイド界面がＰＮ接合
より深くなってしまう懸念に対してはより安全性が高く
なる。

【００３９】具体的には、表面の最も濃度の高い部分を
取り除いた後、改めて低濃度の不純物をイオン注入等に
よってドープするのであれば、図１（ｃ）又は図２
（ｃ）に示す工程の後、イオン注入等の工程を行えばよ
い。但し、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タの両方を製造する場合は、別々の不純物をドープする
ことが必要となるので、別途フォトリソグラフィ工程が
必要となる。

【００４０】

【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、不純物含有量の低い金属シリサイド
を形成するすることによって、ソース／ドレイン領域や
ゲート電極のコンタクトを形成した場合、低抵抗のコン
タクトが得られ、抵抗の低いソース／ドレイン領域が得
られるため、より高速動作の可能なトランジスタが得ら
れる。

【００４１】また、少なくとも、サイドウォール下部に
ソース／ドレインの高濃度領域を残すことによって、通
常のＬＤＤ構造トランジスタと同じ効果、すなわち、短
チャネル効果の抑制、駆動電流の増大、ソース／ドレイ
ン間の耐圧の向上という効果を奏する。

【００４２】更に、請求項２記載の本発明を用いること
により、シリサイド化によってシリコンが反応してシリ
コン／シリサイド界面がＰＮ接合より深くなってしまう
懸念に対して、より安全性が高くなる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置の製造
工程図である。

【図２】本発明の第２の実施の形態の半導体装置の製造
工程図である。

【図３】従来の金属シリサイド形成工程を含む半導体装
置の製造工程図である。

【図４】ＮＭＯＳトランジスタのソース／ドレイン領域
の深さ方向の不純物濃度分布を示す図である。

【図５】ＰＭＯＳトランジスタのソース／ドレイン領域
の深さ方向の不純物濃度分布を示す図である。

【符号の説明】

１０、２０半導体基板１１、２１ゲート電極１２、２２ソース／ドレイン高濃度領域１３、２３ソース／ドレイン低濃度領域１４、２４サイドウォール１５、２５素子分離領域１６、２６金属薄膜１７、２７金属シリサイド

Claims

【特許請求の範囲】

【請求項１】シリコン基板上にゲート酸化膜を介して
形成された高濃度不純物を有する、ポリシリコンからな
るゲート電極をマスクにソース／ドレインの低濃度領域
をイオン注入により形成する工程と、上記ゲート電極の側壁にサイドウォールを形成し、上記
ゲート電極及びサイドウォールをマスクにソース／ドレ
インの高濃度領域をイオン注入により形成する工程と、上記ソース／ドレインの高濃度領域及び上記高濃度不純
物を含むゲート電極の表面部を所定量だけエッチングす
る工程と、全面に金属膜を形成し、熱処理により、上記ゲート電極
上部及びソース／ドレインの表面部に金属シリサイド膜
を形成する工程とを有することを特徴とする、半導体装
置の製造方法。
【請求項２】上記ソース／ドレインの高濃度領域及び
上記ゲート電極の表面部をエッチングした後、上記ソー
ス／ドレインの高濃度領域より低濃度の不純物を添加す
ることを特徴とする、請求項１記載の半導体装置の製造
方法。