JPH10294476A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10294476A JPH10294476A JP10375397A JP10375397A JPH10294476A JP H10294476 A JPH10294476 A JP H10294476A JP 10375397 A JP10375397 A JP 10375397A JP 10375397 A JP10375397 A JP 10375397A JP H10294476 A JPH10294476 A JP H10294476A
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Abstract
(57)【要約】
【課題】 ＰＮ接合ダイオードにおいて、静電サージ耐
量を十分に確保しつつ低容量化を図る。 【解決手段】 半導体基板１０と、この半導体基板１０
に形成されたＮ形半導体領域１１と、半導体基板１０に
環状に形成されてＮ形半導体領域１１と接合されたＰ形
半導体領域１２と、半導体基板１０上に形成されたシリ
コン酸化膜と、このシリコン酸化膜上に形成されるとと
もに該シリコン酸化膜の一部を除去して環状に穿孔され
たコンタクトホールを介してＰ形半導体領域１２と接合
された電極で構成する。このダイオードでは、ＰＮ接合
部が環状になっている。
量を十分に確保しつつ低容量化を図る。 【解決手段】 半導体基板１０と、この半導体基板１０
に形成されたＮ形半導体領域１１と、半導体基板１０に
環状に形成されてＮ形半導体領域１１と接合されたＰ形
半導体領域１２と、半導体基板１０上に形成されたシリ
コン酸化膜と、このシリコン酸化膜上に形成されるとと
もに該シリコン酸化膜の一部を除去して環状に穿孔され
たコンタクトホールを介してＰ形半導体領域１２と接合
された電極で構成する。このダイオードでは、ＰＮ接合
部が環状になっている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＰＮ接合により構成されるダ
イオードに適用して有効な技術に関する。
の製造方法に関し、特に、ＰＮ接合により構成されるダ
イオードに適用して有効な技術に関する。
【０００２】
【従来の技術】整流素子としての半導体装置であるダイ
オードでは、特に、サージ電流対策として用いられる定
電圧ダイオード（ツェナーダイオード）の場合に、静電
サージ耐量が十分に確保されていることが重要である。
この静電サージ耐量を確保するためには、ＰＮ接合の接
合容量を大きくして、ダイオード内をより大量の電流が
流れることができるようにすればよい。
オードでは、特に、サージ電流対策として用いられる定
電圧ダイオード（ツェナーダイオード）の場合に、静電
サージ耐量が十分に確保されていることが重要である。
この静電サージ耐量を確保するためには、ＰＮ接合の接
合容量を大きくして、ダイオード内をより大量の電流が
流れることができるようにすればよい。
【０００３】なお、ダイオードに関する技術を詳しく記
載している例としては、たとえば、株式会社オーム社発
行、「電気工学ポケットブック（第４版）」（昭和62年
7月15日発行）、P316〜P318がある。
載している例としては、たとえば、株式会社オーム社発
行、「電気工学ポケットブック（第４版）」（昭和62年
7月15日発行）、P316〜P318がある。
【０００４】
【発明が解決しようとする課題】しかしながら、接合容
量を大きくすると、チャージアップまでにより多くの時
間がかかることになり、動作速度の高速性が損なわれる
ことになる。
量を大きくすると、チャージアップまでにより多くの時
間がかかることになり、動作速度の高速性が損なわれる
ことになる。
【０００５】一方、接合容量を小さくするとこのような
問題は解決されるが、接合面積が小さくなって接合部の
周長が短くなる。すると、高周波電流のための表皮効果
により電極部表面を流れるサージ電流は周長が短くなっ
た分だけ流れにくくなってエネルギーが分散されず、今
度は静電サージ耐量が低下するという問題が生じること
になる。
問題は解決されるが、接合面積が小さくなって接合部の
周長が短くなる。すると、高周波電流のための表皮効果
により電極部表面を流れるサージ電流は周長が短くなっ
た分だけ流れにくくなってエネルギーが分散されず、今
度は静電サージ耐量が低下するという問題が生じること
になる。
【０００６】つまり、サージ電流対策には大きな接合容
量が有効である一方、高速動作のためには小さな接合容
量が有効であるので、相反する回路構造が要求されるこ
とになる。
量が有効である一方、高速動作のためには小さな接合容
量が有効であるので、相反する回路構造が要求されるこ
とになる。
【０００７】そこで、本発明の目的は、静電サージ耐量
を十分に確保しつつ低容量化を図ることのできる半導体
装置およびその製造方法を提供することにある。
を十分に確保しつつ低容量化を図ることのできる半導体
装置およびその製造方法を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明による半導体装置は、半
導体基板と、この半導体基板に形成され、所定の極性を
有する第１の半導体領域と、半導体基板に環状に形成さ
れて第１の半導体領域と接合され、第１の半導体領域と
反対の極性を有する第２の半導体領域と、半導体基板上
に形成された絶縁膜と、絶縁膜上に形成されるとともに
この絶縁膜の一部を除去して環状に穿孔されたコンタク
トホールを介して第２の半導体領域と接合された電極と
を有しており、第１の半導体領域と第２の半導体領域と
の接合部が環状になっていることを特徴とするものであ
る。
導体基板と、この半導体基板に形成され、所定の極性を
有する第１の半導体領域と、半導体基板に環状に形成さ
れて第１の半導体領域と接合され、第１の半導体領域と
反対の極性を有する第２の半導体領域と、半導体基板上
に形成された絶縁膜と、絶縁膜上に形成されるとともに
この絶縁膜の一部を除去して環状に穿孔されたコンタク
トホールを介して第２の半導体領域と接合された電極と
を有しており、第１の半導体領域と第２の半導体領域と
の接合部が環状になっていることを特徴とするものであ
る。
【００１１】この半導体装置において、第２の半導体領
域およびコンタクトホールは蛇行線よりなる環状に形成
することができる。
域およびコンタクトホールは蛇行線よりなる環状に形成
することができる。
【００１２】また、このような半導体装置には、プレー
ナ形ダイオードを適用することができる。
ナ形ダイオードを適用することができる。
【００１３】上記した手段によれば、第１および第２の
半導体領域の接合部が環状に形成されているので、コン
タクト長を短くすることなく接合容量を大幅に低減する
ことが可能になるので、静電サージ耐量を十分に確保し
つつ低容量化を図ることができる。
半導体領域の接合部が環状に形成されているので、コン
タクト長を短くすることなく接合容量を大幅に低減する
ことが可能になるので、静電サージ耐量を十分に確保し
つつ低容量化を図ることができる。
【００１４】また、第２の半導体領域およびコンタクト
ホールを蛇行線からなる環状に形成すれば、コンタクト
長をより長くすることができ、一層大きな静電サージ耐
量を確保することが可能になる。
ホールを蛇行線からなる環状に形成すれば、コンタクト
長をより長くすることができ、一層大きな静電サージ耐
量を確保することが可能になる。
【００１５】なお、本発明の半導体装置の製造方法は、
半導体基板に所定の極性を有する第１の半導体領域を形
成する工程と、前記第１の半導体領域と接合するように
して前記半導体基板に前記第１の半導体領域と極性の異
なる環状の第２の半導体領域を形成する工程と、前記半
導体基板上に、絶縁膜を介して前記第２の半導体領域と
接合する電極を形成する工程とを有するものである。
半導体基板に所定の極性を有する第１の半導体領域を形
成する工程と、前記第１の半導体領域と接合するように
して前記半導体基板に前記第１の半導体領域と極性の異
なる環状の第２の半導体領域を形成する工程と、前記半
導体基板上に、絶縁膜を介して前記第２の半導体領域と
接合する電極を形成する工程とを有するものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は本発明の一実施の
形態である半導体装置を示す断面図、図２は図１の半導
体装置におけるＰＮ接合の接合形状を平面方向からみた
場合を示す説明図、図３は図１の半導体装置の平面図で
ある。
形態である半導体装置を示す断面図、図２は図１の半導
体装置におけるＰＮ接合の接合形状を平面方向からみた
場合を示す説明図、図３は図１の半導体装置の平面図で
ある。
【００１８】本実施の形態の半導体装置は、拡散形のプ
レーナ構造で形成された定電圧ダイオードであり、たと
えば高純度シリコンからなる半導体基板１０にはＡｓ
（ヒ素）など５価の原子が注入されてＮ形半導体領域
（第１の半導体領域）１１が形成されている。このＮ形
半導体領域１１と接合して、Ｂ（ホウ素）など３価の原
子が注入されてＮ形半導体領域１１と反対の極性を有す
るＰ形半導体領域（第２の半導体領域）１２が形成され
ている。
レーナ構造で形成された定電圧ダイオードであり、たと
えば高純度シリコンからなる半導体基板１０にはＡｓ
（ヒ素）など５価の原子が注入されてＮ形半導体領域
（第１の半導体領域）１１が形成されている。このＮ形
半導体領域１１と接合して、Ｂ（ホウ素）など３価の原
子が注入されてＮ形半導体領域１１と反対の極性を有す
るＰ形半導体領域（第２の半導体領域）１２が形成され
ている。
【００１９】このようにＮ形およびＰ形半導体領域１
１，１２の形成された半導体基板１０の表面にはシリコ
ン酸化膜（絶縁膜）１３が成膜されており、該シリコン
酸化膜１３の一部を除去してＰ形半導体領域１２に到達
するようにしてコンタクトホール１４がホトリソ技術に
より穿孔されている。そして、シリコン酸化膜１３の上
には、たとえばＡｌ（アルミニウム）よりなる電極１５
が、コンタクトホール１４を介してＰ形半導体領域１２
と接合して形成されている。
１，１２の形成された半導体基板１０の表面にはシリコ
ン酸化膜（絶縁膜）１３が成膜されており、該シリコン
酸化膜１３の一部を除去してＰ形半導体領域１２に到達
するようにしてコンタクトホール１４がホトリソ技術に
より穿孔されている。そして、シリコン酸化膜１３の上
には、たとえばＡｌ（アルミニウム）よりなる電極１５
が、コンタクトホール１４を介してＰ形半導体領域１２
と接合して形成されている。
【００２０】なお、以下の実施の形態における場合を含
め、Ｎ形半導体領域１１の位置にＰ形半導体領域を形成
し、Ｐ形半導体領域１２の位置にＮ形半導体領域を形成
するようにしてもよい。
め、Ｎ形半導体領域１１の位置にＰ形半導体領域を形成
し、Ｐ形半導体領域１２の位置にＮ形半導体領域を形成
するようにしてもよい。
【００２１】図１の構造を有する半導体装置のＰＮ接合
の形状を図２に示す。図示するように、ＰＮ接合の一方
を構成するＰ形半導体領域１２は円形の環状に形成され
ている。したがって、Ｐ形半導体領域１２はＮ形半導体
領域１１に対して環状に接合されており、これにより、
図１の断面図では、Ｐ形半導体領域１２は左右２カ所に
表される。そして、環状に形成されたＰ形半導体領域１
２に対応して、電極１５とこのＰ形半導体領域１２とを
接続する前述のコンタクトホール１４もまた環状に形成
されている。
の形状を図２に示す。図示するように、ＰＮ接合の一方
を構成するＰ形半導体領域１２は円形の環状に形成され
ている。したがって、Ｐ形半導体領域１２はＮ形半導体
領域１１に対して環状に接合されており、これにより、
図１の断面図では、Ｐ形半導体領域１２は左右２カ所に
表される。そして、環状に形成されたＰ形半導体領域１
２に対応して、電極１５とこのＰ形半導体領域１２とを
接続する前述のコンタクトホール１４もまた環状に形成
されている。
【００２２】なお、シリコン酸化膜１３をマスクにして
３価の不純物が注入、拡散されたＰ形半導体領域１２で
は、その外周はコンタクトホール１４の外周よりも外側
に、またその内周はコンタクトホール１４の内周よりも
内側に、それぞれ形成されるようになる（図１参照）。
よって、図３において、電極１５の外周を示す円（実
線）の内側に表された二点鎖線はＰ形半導体領域１２の
外周を、その内側の二点鎖線はコンタクトホール１４の
外周を、さらにその内側の二点鎖線はコンタクトホール
１４の内周を、そしてもっとも内側の二点鎖線はＰ形半
導体領域１２の内周を、それぞれ示している。
３価の不純物が注入、拡散されたＰ形半導体領域１２で
は、その外周はコンタクトホール１４の外周よりも外側
に、またその内周はコンタクトホール１４の内周よりも
内側に、それぞれ形成されるようになる（図１参照）。
よって、図３において、電極１５の外周を示す円（実
線）の内側に表された二点鎖線はＰ形半導体領域１２の
外周を、その内側の二点鎖線はコンタクトホール１４の
外周を、さらにその内側の二点鎖線はコンタクトホール
１４の内周を、そしてもっとも内側の二点鎖線はＰ形半
導体領域１２の内周を、それぞれ示している。
【００２３】ここで、この半導体装置における素子外径
Ｌ1 の寸法パラメータを１００、電極１５の外径Ｌ2 の
寸法パラメータを８０、Ｐ形半導体領域１２の外径Ｌ3
の寸法パラメータを７５、コンタクトホール１４の外径
Ｌ4 の寸法パラメータを７０、コンタクトホール１４の
内径Ｌ5 の寸法パラメータを５１、Ｐ形半導体領域１２
の内径Ｌ6 の寸法パラメータを４６とする。既に述べた
ように、サージ電流は表皮効果により電極１５の表面を
流れるので、静電サージ耐量はコンタクトホール１４の
外径Ｌ4 に依存する。また、接合容量はＰＮ接合の接合
面積に依存する。したがって、これらを前述のパラメー
タをもとに表現すると、コンタクト長はコンタクトホー
ル１４の外径Ｌ4 である７０より（７０×3.１４）で約
２２０、また、接合容量は［（７５／２）×（７５／
２）×3.１４］−［（４６／２）×（４６／２）×3.１
４］で約２７００となる。
Ｌ1 の寸法パラメータを１００、電極１５の外径Ｌ2 の
寸法パラメータを８０、Ｐ形半導体領域１２の外径Ｌ3
の寸法パラメータを７５、コンタクトホール１４の外径
Ｌ4 の寸法パラメータを７０、コンタクトホール１４の
内径Ｌ5 の寸法パラメータを５１、Ｐ形半導体領域１２
の内径Ｌ6 の寸法パラメータを４６とする。既に述べた
ように、サージ電流は表皮効果により電極１５の表面を
流れるので、静電サージ耐量はコンタクトホール１４の
外径Ｌ4 に依存する。また、接合容量はＰＮ接合の接合
面積に依存する。したがって、これらを前述のパラメー
タをもとに表現すると、コンタクト長はコンタクトホー
ル１４の外径Ｌ4 である７０より（７０×3.１４）で約
２２０、また、接合容量は［（７５／２）×（７５／
２）×3.１４］−［（４６／２）×（４６／２）×3.１
４］で約２７００となる。
【００２４】一方、Ｐ形半導体領域１２が環状に形成さ
れていない場合つまり単なる円形の場合には、コンタク
ト長は同じく約２２０であるが、接合容量は［（７５／
２）×（７５／２）×3.１４］で約４４００となる。
れていない場合つまり単なる円形の場合には、コンタク
ト長は同じく約２２０であるが、接合容量は［（７５／
２）×（７５／２）×3.１４］で約４４００となる。
【００２５】したがって、本実施の形態のようにＰ形半
導体領域１２が環状に形成された場合には、形成されて
いない場合と比較して、コンタクト長はそのままで、接
合容量は約４０％低減されることになる。
導体領域１２が環状に形成された場合には、形成されて
いない場合と比較して、コンタクト長はそのままで、接
合容量は約４０％低減されることになる。
【００２６】このように、本実施の形態の半導体装置に
よれば、Ｐ形半導体領域１２およびこれに対応するコン
タクトホール１４が環状に形成されているので、コンタ
クト長を短くすることなく接合容量を大幅に低減するこ
とが可能になる。これにより、サージ電流が流れにくく
なることがないので、静電サージ耐量を十分に確保しつ
つ動作速度の高速性を発揮する低容量化を図ることがで
きる。
よれば、Ｐ形半導体領域１２およびこれに対応するコン
タクトホール１４が環状に形成されているので、コンタ
クト長を短くすることなく接合容量を大幅に低減するこ
とが可能になる。これにより、サージ電流が流れにくく
なることがないので、静電サージ耐量を十分に確保しつ
つ動作速度の高速性を発揮する低容量化を図ることがで
きる。
【００２７】なお、このような半導体装置の製造にあっ
ては、先ず半導体基板１０に５価の不純物を注入、拡散
してＮ形半導体領域１１を形成した後にシリコン酸化膜
１３を成膜し、このシリコン酸化膜１３の所定の箇所を
環状に穿孔してコンタクトホール１４を形成する。次
に、シリコン酸化膜１３をマスクにしてコンタクトホー
ル１４から露出した部分に３価の不純物を注入、拡散し
てＰ形半導体領域１２を形成する。そして、コンタクト
ホール１４を介してＰ形半導体領域１２と接合する電極
１５を形成する。これにより、図１に示す半導体装置が
形成される。
ては、先ず半導体基板１０に５価の不純物を注入、拡散
してＮ形半導体領域１１を形成した後にシリコン酸化膜
１３を成膜し、このシリコン酸化膜１３の所定の箇所を
環状に穿孔してコンタクトホール１４を形成する。次
に、シリコン酸化膜１３をマスクにしてコンタクトホー
ル１４から露出した部分に３価の不純物を注入、拡散し
てＰ形半導体領域１２を形成する。そして、コンタクト
ホール１４を介してＰ形半導体領域１２と接合する電極
１５を形成する。これにより、図１に示す半導体装置が
形成される。
【００２８】（実施の形態２）図４は本発明の他の実施
の形態による半導体装置におけるＰＮ接合の接合形状を
示す平面図である。
の形態による半導体装置におけるＰＮ接合の接合形状を
示す平面図である。
【００２９】図示するように、Ｎ形半導体領域（第１の
半導体領域）１１に接合するＰ形半導体領域（第２の半
導体領域）１２は略四角形をなす環状に形成することも
できる。
半導体領域）１１に接合するＰ形半導体領域（第２の半
導体領域）１２は略四角形をなす環状に形成することも
できる。
【００３０】つまり、Ｐ形半導体領域１２は実施の形態
１に示す円形環状に限定されるものではなく、このよう
な四角形の環状、さらには三角形あるいはこれら以外の
多角形など種々の形状をなす環状に形成することができ
る。
１に示す円形環状に限定されるものではなく、このよう
な四角形の環状、さらには三角形あるいはこれら以外の
多角形など種々の形状をなす環状に形成することができ
る。
【００３１】（実施の形態３）図５は本発明のさらに他
の実施の形態による半導体装置におけるＰＮ接合の接合
形状を示す平面図である。
の実施の形態による半導体装置におけるＰＮ接合の接合
形状を示す平面図である。
【００３２】図示する半導体装置では、Ｎ形半導体領域
（第１の半導体領域）１１に接合するＰ形半導体領域
（第２の半導体領域）１２が蛇行線からなる環状に形成
されている。また、このようなＰ形半導体領域１２に対
応して、このＰ形半導体領域と電極とを接続するコンタ
クトホール１４も蛇行線よりなる環状に形成されてい
る。
（第１の半導体領域）１１に接合するＰ形半導体領域
（第２の半導体領域）１２が蛇行線からなる環状に形成
されている。また、このようなＰ形半導体領域１２に対
応して、このＰ形半導体領域と電極とを接続するコンタ
クトホール１４も蛇行線よりなる環状に形成されてい
る。
【００３３】このような蛇行線形状によれば、コンタク
ト長をより長くすることができるので、一層大きな静電
サージ耐量を確保することが可能になる。
ト長をより長くすることができるので、一層大きな静電
サージ耐量を確保することが可能になる。
【００３４】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【００３５】たとえば、前述した実施の形態において用
いられた寸法パラメータは一例を示すものであり、寸法
比率は設計上の必要に応じて自由に設定することができ
る。
いられた寸法パラメータは一例を示すものであり、寸法
比率は設計上の必要に応じて自由に設定することができ
る。
【００３６】また、本実施の形態では拡散形のプレーナ
構造のダイオードを一例として説明されているが、本発
明ではこれに限定されることなく種々の半導体装置に適
用することが可能である。
構造のダイオードを一例として説明されているが、本発
明ではこれに限定されることなく種々の半導体装置に適
用することが可能である。
【００３７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００３８】(1).本発明の半導体装置によれば、第１お
よび第２の半導体領域の接合部が環状に形成されている
ので、コンタクト長を短くすることなく接合容量を大幅
に低減することが可能になる。したがって、サージ電流
が流れにくくなることがないので静電サージ耐量を十分
に確保しつつ低容量化を図ることができ、動作の高速性
を維持することができる。
よび第２の半導体領域の接合部が環状に形成されている
ので、コンタクト長を短くすることなく接合容量を大幅
に低減することが可能になる。したがって、サージ電流
が流れにくくなることがないので静電サージ耐量を十分
に確保しつつ低容量化を図ることができ、動作の高速性
を維持することができる。
【００３９】(2).第２の半導体領域およびコンタクトホ
ールを蛇行線からなる環状に形成すれば、コンタクト長
をより長くすることができるので、一層大きな静電サー
ジ耐量を確保することが可能になる。
ールを蛇行線からなる環状に形成すれば、コンタクト長
をより長くすることができるので、一層大きな静電サー
ジ耐量を確保することが可能になる。
【図１】本発明の実施の形態１による半導体装置を示す
断面図である。
断面図である。
【図２】図１の半導体装置におけるＰＮ接合の接合形状
を平面方向からみた場合を示す説明図である。
を平面方向からみた場合を示す説明図である。
【図３】図１の半導体装置の平面図である。
【図４】本発明の実施の形態２による半導体装置におけ
るＰＮ接合の接合形状を示す平面図である。
るＰＮ接合の接合形状を示す平面図である。
【図５】本発明の実施の形態３による半導体装置におけ
るＰＮ接合の接合形状を示す平面図である。
るＰＮ接合の接合形状を示す平面図である。
１０ 半導体基板 １１ Ｎ形半導体領域（第１の半導体領域） １２ Ｐ形半導体領域（第２の半導体領域） １３ シリコン酸化膜（絶縁膜） １４ コンタクトホール １５ 電極
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、所定の極性を有する第１の
半導体領域と、 前記半導体基板に環状に形成されて前記第１の半導体領
域と接合され、前記第１の半導体領域と反対の極性を有
する第２の半導体領域と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成されるとともにこの絶縁膜の一部を
除去して環状に穿孔されたコンタクトホールを介して前
記第２の半導体領域と接合された電極とを有し、 前記第１の半導体領域と前記第２の半導体領域との接合
部が環状になっていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記第２の半導体領域および前記コンタクトホールは蛇行
線よりなる環状に形成されていることを特徴とする半導
体装置。 - 【請求項３】 請求項１または２記載の半導体装置は、
プレーナ形ダイオードであることを特徴とする半導体装
置。 - 【請求項４】 半導体基板に所定の極性を有する第１の
半導体領域を形成する工程と、 前記第１の半導体領域と接合するようにして前記半導体
基板に前記第１の半導体領域と極性の異なる環状の第２
の半導体領域を形成する工程と、 前記半導体基板上に、絶縁膜を介して前記第２の半導体
領域と接合する電極を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、前記第２の半導体領域を蛇行線よりなる環状に
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375397A JPH10294476A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375397A JPH10294476A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294476A true JPH10294476A (ja) | 1998-11-04 |
Family
ID=14362327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10375397A Pending JPH10294476A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294476A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286289A (ja) * | 2004-03-02 | 2005-10-13 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2013026384A (ja) * | 2011-07-20 | 2013-02-04 | Lapis Semiconductor Co Ltd | 保護ダイオード及びこれを備えた半導体装置 |
| JP2013042071A (ja) * | 2011-08-19 | 2013-02-28 | Seiko Instruments Inc | 半導体装置 |
| JP2022003708A (ja) * | 2016-06-30 | 2022-01-11 | テキサス インスツルメンツ インコーポレイテッド | Ｅｓｄデバイスのためのコンタクトアレイ最適化 |
-
1997
- 1997-04-22 JP JP10375397A patent/JPH10294476A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286289A (ja) * | 2004-03-02 | 2005-10-13 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2013026384A (ja) * | 2011-07-20 | 2013-02-04 | Lapis Semiconductor Co Ltd | 保護ダイオード及びこれを備えた半導体装置 |
| JP2013042071A (ja) * | 2011-08-19 | 2013-02-28 | Seiko Instruments Inc | 半導体装置 |
| JP2022003708A (ja) * | 2016-06-30 | 2022-01-11 | テキサス インスツルメンツ インコーポレイテッド | Ｅｓｄデバイスのためのコンタクトアレイ最適化 |
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