JPH10303213A

JPH10303213A - 半導体装置及びその製造方法

Info

Publication number: JPH10303213A
Application number: JP9110541A
Authority: JP
Inventors: Takeshi Takahashi; 剛高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-04-28
Filing date: 1997-04-28
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】半導体装置及びその製造方法に関し、電流利
得が大きく信頼性の高いヘテロ接合バイポーラ型の半導
体装置及びその製造方法を提供する。【解決手段】半導体基板１０と、コレクタ層１４と、
コレクタ層１４上に形成されたベース層１８と、ベース
層１８上に形成され、III族元素としてＩｎを含み、Ｖ
族元素としてＰを含むIII−Ｖ族化合物半導体より成る
第１のエミッタ層２０と、第１のエミッタ層２０上に形
成され、Ｉｎ及びＡｌを含まず、Ｖ族元素としてＰ及び
／又はＡｓを含むIII−Ｖ族化合物半導体より成るエミ
ッタ保護層２２と、エミッタ保護層２２上に形成された
第２のエミッタ層２４と、ベース層１８に接続されたベ
ース電極３６とを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にヘテロ接合バイポーラ型の半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ、Hetero-junction Bipolar Transister）は、高速
動作が可能であり、電流利得が大きいため、携帯電話の
マイクロ波デバイスや光通信の信号処理回路等に応用が
期待されている半導体装置である。

【０００３】ＨＢＴのエミッタ領域のバンドギャップ
は、ベース領域のバンドギャップよりも広い。ベースと
エミッタとの間に順バイアスを印加すると、エミッタ領
域の多数キャリアはベース領域に流入されやすいが、ベ
ース領域の多数キャリアはエミッタ領域に流入されにく
い。このため、電流利得を大きくすることができる。従
来の半導体装置を図１１を用いて説明する。図１１は、
従来の半導体装置の構造を示す断面図である。

【０００４】半絶縁性ＧａＡｓ基板１１０上には、ｎ⁺
−ＧａＡｓ層より成るコレクタコンタクト層１１２が形
成されている。コレクタコンタクト層１１２上には、ｎ
−ＧａＡｓ層より成るコレクタ層１１４が形成され、コ
レクタコンタクト層１１２上にコレクタ電極１１６が形
成されている。

【０００５】コレクタ層１１４上には、膜厚７０乃至１
００ｎｍのｐ⁺−ＧａＡｓ層より成るベース層１１８が
形成されている。アクセプタ不純物としては、例えば不
純物濃度約４×１０¹⁹ｃｍ^-3のＣ（炭素）が導入されて
いる。ベース層１１８上には、膜厚１０乃至３００ｎｍ
のｎ−ＡｌＧａＡｓ層より成るエミッタ層１２０が形成
されている。ドナー不純物としては、例えば不純物濃度
約５×１０¹⁷ｃｍ^-3のＳｉが導入されている。ベース層
１１８近傍のエミッタ層１２０は、端部が張り出すよう
に形成されている。エミッタ層１２０の張り出した領域
は厚さが薄いため空乏化しており、ベース層１１８とエ
ミッタ層１２０との間での表面再結合を低減するガード
リングとして機能している。ベース層１１８上には、ベ
ース電極１３６が形成されている。

【０００６】エミッタ層１２０上には、ｎ−ＧａＡｓ層
より成るエミッタ層１２４が形成されている。エミッタ
層１２４上には、ｎ⁺−ＩｎＧａＡｓ層より成るエミッ
タキャップ層１２６が形成されている。エミッタキャッ
プ層１２６上には、エミッタ電極１２８が形成されてい
る。ＨＢＴの高周波特性を向上するためには、ベース抵
抗を低減すべくベース層１１８の不純物濃度を高くする
必要がある。しかし、ベース層１１８の不純物濃度を高
くするとベース層１１８の多数キャリアである正孔がエ
ミッタ層１２０に流れ、キャリアの再結合が発生して電
流利得が小さくなる。

【０００７】そこで、本願発明者等は、キャリアの再結
合を抑制して電流利得を大きくしうる半導体装置を提案
した（特開平７−１０６３４３号公報）。提案した半導
体装置を図１２を用いて説明する。図１２は、提案した
半導体装置の構造を示す断面図である。図１１に示す従
来の半導体装置と同一の構成要素には、同一の符号を付
して説明を省略または簡潔にする。

【０００８】提案した半導体装置では、ベース層１１８
としてｎ−ＧａＡｓ層を用い、ｎ−ＧａＡｓ層上に結晶
性に優れた層を堆積できるｎ−ＩｎＧａＰ層をエミッタ
層１２０として用いることを特徴としている。エミッタ
層１２０としてｎ−ＩｎＧａＰ層を用いているので、ベ
ース層１１８の多数キャリアである正孔に対して高い電
位障壁を形成することができ、その電位障壁の高さはＡ
ｌＧａＡｓ層を用いた場合より高くすることができる。
このため、ベース層１８の不純物濃度を高くしても、正
孔がエミッタ層２０に流入しにくく、大きい電流利得を
得ることができる。

【０００９】ところが、Ｉｎを含むIII−Ｖ族化合物半
導体は酸化されると導電性の反応物を生成するため、半
導体装置の信頼性を確保する上でＩｎを含むIII−Ｖ族
化合物半導体が表面に露出することは好ましくない。そ
こで、提案した半導体装置では、エミッタ層１２０の酸
化を防ぐためにＡｌＧａＡｓ層より成るエミッタ保護層
１２２によりエミッタ層１２０の表面を覆っている。

【００１０】また、エミッタ保護層１２２上には、エミ
ッタ層１２４、エミッタキャップ層１２６、エミッタ電
極１２８より成るエミッタメサ１３０が形成され、エミ
ッタメサ１３０の側面にはサイドウォール１３２が形成
されている。エミッタ電極１２８及びサイドウォール１
３２上、及びエミッタ保護層１２２上には、セルフアラ
インにてそれぞれエミッタ電極１３４、ベース電極１３
６が形成されている。ベース電極１３６下方には、ベー
ス層１１８に達する電極反応領域１３８が形成され、ベ
ース電極１３６とベース層１１８とがオーミック接続さ
れている。エミッタ層１２４下方領域を除くエミッタ層
１２０及びエミッタ保護層１２２は厚さが薄いため空乏
化しており、エミッタ層１２０及びエミッタ保護層１２
２と電極反応領域１３８との間を絶縁するガードリング
として機能している。

【００１１】このように、提案した半導体装置では、ベ
ース層の多数キャリアである正孔に対する電位障壁が高
いＩｎＧａＰ層をエミッタ層に用いているので、キャリ
アの再結合を抑制して電流利得を大きくすることができ
る。

【００１２】

【発明が解決しようとする課題】しかしながら、提案し
た半導体装置では、エミッタ保護層１２２としてＡｌＧ
ａＡｓ層を用いているが、ＩｎＧａＰ層より成るエミッ
タ層１２０上に結晶性のよいＡｌＧａＡｓ層を成長する
技術は十分に確立されておらず、動作時におけるキャリ
アの再結合により結晶欠陥の発生が助長され半導体装置
の寿命が短くなることがあった。また、Ａｌは深い欠陥
準位を発生しやすく、欠陥準位が発生するとキャリアが
移動しにくくなってエミッタ保護層１２２の電気抵抗が
増加してしまうことがあった。

【００１３】本発明の目的は、電流利得が大きく信頼性
の高いヘテロ接合バイポーラ型の半導体装置を提供する
ことにある。また、本発明の他の目的は、このような半
導体装置の製造を容易にしうる半導体装置の製造方法を
提供することにある。

【００１４】

【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成されたコレクタ層と、前記
コレクタ層上に形成されたベース層と、前記ベース層上
に形成され、III族元素としてＩｎを含み、Ｖ族元素と
してＰを含むIII−Ｖ族化合物半導体より成る第１のエ
ミッタ層と、前記第１のエミッタ層上に形成され、Ｉｎ
及びＡｌを含まず、Ｖ族元素としてＰ及び／又はＡｓを
含むIII−Ｖ族化合物半導体より成るエミッタ保護層
と、前記エミッタ保護層上に形成された第２のエミッタ
層と、前記ベース層に接続されたベース電極とを有する
ことを特徴とする半導体装置により達成される。これに
より、第１のエミッタ層によりベース層の多数キャリア
に対して高い電位障壁が形成されるので、電流利得を大
きくすることができる。また、第１のエミッタ層上に結
晶性に優れたエミッタ保護層が形成されるので、信頼性
を高くすることができる。

【００１５】また、上記の半導体装置において、前記ベ
ース層は、前記第１のエミッタ層により、又は前記第１
のエミッタ層及び前記ベース電極により覆われており、
前記第１のエミッタ層は、前記エミッタ保護層により、
又は前記エミッタ保護層及び前記ベース電極により覆わ
れており、前記第１のエミッタ層及び前記エミッタ保護
層は、前記ベース電極の端部近傍領域が空乏化している
ことが望ましい。

【００１６】また、上記の半導体装置において、前記ベ
ース電極は、合金化した前記エミッタ保護層を含むこと
が望ましい。また、上記の半導体装置において、前記ベ
ース電極は、合金化した前記第１のエミッタ層を含むこ
とが望ましい。また、上記の半導体装置において、前記
ベース電極は、前記ベース層上に形成されていることが
望ましい。

【００１７】また、上記の半導体装置において、前記第
２のエミッタ層は、前記エミッタ保護層近傍に、前記第
２のエミッタ層とはエッチング特性の異なるエッチング
ストッパ層を有することが望ましい。また、上記の半導
体装置において、前記エミッタ層は、ＩｎＧａＰ層、Ｉ
ｎＧａＡｓＰ層、ＩｎＧａＡｌＰ層のいずれかから形成
されていることが望ましい。

【００１８】また、上記の半導体装置において、前記エ
ミッタ保護層は、ＧａＡｓＰ層、ＧａＰ層のいずれかか
ら形成されていることが望ましい。また、上記目的は、
半導体基板上に、コレクタ層を形成するコレクタ層形成
工程と、前記コレクタ層上に、ベース層を形成するベー
ス層形成工程と、前記ベース層上に、III族元素として
Ｉｎを含み、Ｖ族元素としてＰを含むIII−Ｖ族化合物
半導体より成る第１のエミッタ層を形成する第１エミッ
タ層形成工程と、前記第１のエミッタ層上に、Ｉｎ及び
Ａｌを含まず、Ｖ族元素としてＰ及び／又はＡｓを含む
III−Ｖ族化合物半導体より成るエミッタ保護層を形成
するエミッタ保護層形成工程と、前記エミッタ保護層上
に、第２のエミッタ層を形成する第２エミッタ層形成工
程と、前記第２のエミッタ層上方に、エミッタ電極を形
成するエミッタ電極形成工程と、前記第２のエミッタ層
から横方向に離間して、前記ベース層上方にベース電極
を形成するベース電極形成工程とを有することを特徴と
する半導体装置の製造方法により達成される。これによ
り、第１のエミッタ層によりベース層の多数キャリアに
対して高い電位障壁が形成されるので、電流利得の大き
い半導体装置を製造することができる。また、第１のエ
ミッタ層上に結晶性に優れたエミッタ保護層を堆積でき
るので、信頼性の高い半導体装置を容易に製造すること
ができる。

【００１９】また、上記の半導体装置の製造方法におい
て、前記エミッタ電極形成工程の後に、前記エミッタ電
極をマスクとして、前記第２のエミッタ層をエッチング
して前記エミッタ保護層の表面を露出すると共に、前記
エミッタ電極の端部が前記第２のエミッタ層の端部から
張り出すように前記第２のエミッタ層をサイドエッチン
グするエッチング工程と、前記エッチング工程の後に、
前記第２のエミッタ層の側壁を覆うサイドウォールを形
成するサイドウォール形成工程とを更に有し、前記ベー
ス電極形成工程では、前記サイドウォールによって前記
第２のエミッタ層から離間された前記ベース電極を形成
することが望ましい。

【００２０】また、上記の半導体装置の製造方法におい
て、前記第２エミッタ層形成工程では、前記第２のエミ
ッタ層の前記エミッタ保護層近傍にエッチングストッパ
層を挿入し、前記エッチング工程では、前記エミッタ保
護層にダメージを与えないように前記エッチングストッ
パ層をストッパとして前記エッチングストッパ層上の前
記第２のエミッタ層をエッチングした後、前記エッチン
グストッパ層及び残った前記第２のエミッタ層をエッチ
ングすることが望ましい。

【００２１】

【発明の実施の形態】本発明の一実施形態による半導体
装置を図１及び図２を用いて説明する。図１は、本実施
形態による半導体装置の構造を示す断面図である。図２
は、本実施形態による半導体装置の特性を示すエネルギ
ーバンド図である。半絶縁性ＧａＡｓ基板１０上には、
膜厚約５００ｎｍのｎ⁺−ＧａＡｓ層より成るコレクタ
コンタクト層１２が形成されている。

【００２２】コレクタコンタクト層１２上には、膜厚約
４５０ｎｍのｉ−ＧａＡｓ層より成るコレクタ層１４が
形成されている。また、コレクタコンタクト層１２上に
は、コレクタ電極１６が形成されている。コレクタ層１
４上には、膜厚約７０ｎｍのｐ⁺−ＧａＡｓ層より成る
ベース層１８が形成されている。

【００２３】ベース層１８上には、膜厚約３０ｎｍのｎ
−ＩｎＧａＰ層より成るエミッタ層２０が形成されてい
る。エミッタ層２０上には、膜厚約５ｎｍのｎ−ＧａＡ
ｓＰ層より成るエミッタ保護層２２が形成されている。
エミッタ保護層２２上には、膜厚約１５０ｎｍのｎ−Ｇ
ａＡｓ層より成るエミッタ層２４が形成されている。

【００２４】エミッタ層２４上には、膜厚約１５０ｎｍ
のｎ⁺−ＧａＡｓ層と膜厚約１００ｎｍのｎ⁺−ＩｎＧａ
Ａｓ層より成るエミッタキャップ層２６が形成されてい
る。エミッタキャップ層２６上には、エミッタキャップ
層２６から張り出すように、エミッタ電極２８が形成さ
れている。

【００２５】エミッタ層２４、エミッタキャップ層２
６、及びエミッタ電極２８より成るエミッタメサ３０の
側面には、サイドウォール３２が形成されている。ま
た、エミッタ電極２８の下方のエミッタ保護層２２上に
も、サイドウォール３２が形成されている。エミッタ電
極２８及びサイドウォール３２上には、後述するベース
電極と同時に形成されるエミッタ電極３４が形成されて
いる。

【００２６】サイドウォール３２の両側には、エミッタ
保護層２２上にＰｄ／Ｚｎ／Ｐｔ／Ａｕ層より成るベー
ス電極３６が形成されている。また、ベース電極３６下
方には、ベース層１８に達する電極反応領域３８が形成
され、ベース電極３６とベース層１８とはオーミック接
続されている。ｎ−ＩｎＧａＰ層より成るエミッタ層２
０は、図２に示すように、ベース層１８の多数キャリア
である正孔に対して高い電位障壁を形成している。これ
により、ベース層１８の不純物濃度を高くしても、ベー
ス層１８の多数キャリアである正孔がエミッタ層２０に
流入しにくいため、大きな電流利得を実現することがで
きる。エミッタ層２４の下方領域を除くエミッタ層２０
は、厚さが薄いため空乏化しており、エミッタ層２０電
極反応領域３８との間を絶縁するガードリングとして機
能している。また、Ｉｎを含むIII−Ｖ族化合物半導体
は酸化されると導電性の反応物を生成し、半導体装置の
信頼性を確保する上でＩｎを含むIII−Ｖ族化合物半導
体が表面に露出することは好ましくないので、酸化を防
ぐためにエミッタ層２０の表面はエミッタ保護層２２に
より覆われている。

【００２７】エミッタ保護層２２の組成、不純物濃度、
厚さは、エミッタ層２４の多数キャリアである電子に対
する障壁が高くならないように設定されている。エミッ
タ層２４の下方領域を除くエミッタ保護層２２は厚さが
薄いため空乏化しており、エミッタ保護層２２と電極反
応領域３８との間を絶縁するガードリングとして機能し
ている。

【００２８】次に、本実施形態による半導体装置の製造
方法を図３乃至図６を用いて説明する。図３乃至図６
は、本実施形態による半導体装置の製造方法を示す工程
断面図である。まず、図３（ａ）に示すように、半絶縁
性ＧａＡｓ基板１０上に、ＭＯＣＶＤ（Metal Organic
Chemical Vapor Deposition、有機金属化学気相堆積）
法にて、膜厚約５００ｎｍのｎ⁺−ＧａＡｓ層より成る
コレクタコンタクト層１２を形成する。不純物濃度は、
約３×１０¹⁸ｃｍ^-3とする。

【００２９】次に、コレクタコンタクト層１２上に、Ｍ
ＯＣＶＤ法にて、膜厚約４５０ｎｍのｉ−ＧａＡｓ層よ
り成るコレクタ層１４を形成する。次に、コレクタ層１
４上に、ＭＯＣＶＤ法にて、膜厚約７０ｎｍのｐ⁺−Ｇ
ａＡｓ層より成るベース層１８を形成する。不純物濃度
は、約４×１０¹⁹ｃｍ^-3とする。

【００３０】次に、ベース層１８上に、ＭＯＣＶＤ法に
て、膜厚約３０ｎｍのｎ−ＩｎＧａＰ層より成るエミッ
タ層２０を形成する。不純物濃度は、約３×１０¹⁷ｃｍ
^-3とする。次に、エミッタ層２０上に、ＭＯＣＶＤ法に
て、膜厚約５ｎｍのｎ−ＧａＡｓＰ層より成るエミッタ
保護層２２を形成する。不純物濃度は、約３×１０¹⁷ｃ
ｍ ^-3とする。なお、後工程でエミッタ層２４をエッチン
グするときにエミッタ保護層２２がエッチングストッパ
となるよう、エミッタ保護層２２のＰの組成比は０．４
以上であることが望ましいが、エミッタ層２４を選択的
にエッチングできるならば組成比は特に限定されるもの
ではない。また、エミッタ保護層２２の組成、不純物濃
度、厚さは、エミッタ層２４の多数キャリアである電子
に対する障壁が高くならないように適宜設定することが
望ましい。

【００３１】次に、エミッタ保護層２２上に、ＭＯＣＶ
Ｄ法にて、膜厚約１５０ｎｍのｎ−ＧａＡｓ層より成る
エミッタ層２４を形成する。次に、エミッタ層２４上全
面に、ＭＯＣＶＤ法にて、膜厚約１５０ｎｍのｎ⁺−Ｇ
ａＡｓ層と膜厚約１００ｎｍのｎ⁺−ＩｎＧａＡｓ層を
順に積層してエミッタキャップ層２６を形成する。ｎ⁺
−ＧａＡｓ層の不純物濃度は約３×１０¹⁸ｃｍ^-3であ
り、ｎ⁺−ＩｎＧａＡｓ層の不純物濃度は約３×１０¹⁹
ｃｍ^-3である。

【００３２】次に、エミッタキャップ層２６上に、スパ
ッタ法により、膜厚約４００ｎｍのＷＳｉ層４０を形成
する。次に、通常のフォトリソグラフィ技術、及びＣＦ
₄とＯ₂との混合ガスを用いた異方性エッチングにより、
ＷＳｉ層４０をパターニングしてエミッタ電極２８を形
成する（図３（ｂ）参照）。

【００３３】次に、エミッタ電極２８をマスクとして、
エミッタキャップ層２６をエッチングして、エミッタ層
２４の表面を露出する（図４（ａ）参照）。次に、エミ
ッタキャップ層２６をマスクとして、エミッタ層２４エ
ッチングする。エッチャントとしては、ＨＣｌ、Ｈ
₂Ｏ₂、及びＨ₂Ｏの混合液、又はＮＨ₄ＯＨ、Ｈ₂Ｏ₂、及
びＨ₂Ｏの混合液を用いる。ｎ−ＧａＡｓＰ層より成る
エミッタ保護層２２のＰ組成が０．４以上であるため、
これらのエッチング液はエミッタ保護層２２をエッチン
グしない。このため、エッチングはエミッタ保護層２２
の表面で停止し、エミッタ層２４を選択エッチングする
ことができる（図４（ｂ）参照）。

【００３４】このようにして、エミッタ層２４、エミッ
タキャップ層２６、及びエミッタ電極２８より成るエミ
ッタメサ３０を形成する。次に、全面にＣＶＤ（Chemic
al Vapor Deposition、化学気相堆積）法により、膜厚
１００ｎｍのＳｉＮ層を堆積し、ＣＦ₄とＣＨＦ₃の混合
ガスによりＲＩＥ（Reactive Ion Etching、反応性イオ
ンエッチング）を行い、エミッタメサ３０の側面にＳｉ
Ｎ層より成るサイドウォール３２を形成する。このと
き、エミッタ電極２８の下方のエミッタ保護層２２上に
は、エミッタ層２４の端部から張り出すようにサイドウ
ォール３２が形成される（図５（ａ）参照）。

【００３５】次に、全面にＰｄ／Ｚｎ／Ｐｔ／Ａｕ層３
３を蒸着する。Ｐｄの膜厚は約２０ｎｍ、Ｚｎの膜厚は
約２０ｎｍ、Ｐｔの膜厚は約４０ｎｍ、Ａｕの膜厚は約
８０ｎｍとする（図５（ｂ）参照）。次に、エミッタメ
サ３０及びベース電極３６の領域をレジストパターンで
覆い、アルゴンイオンミリングにより余分な領域のＰｄ
／Ｚｎ／Ｐｔ／Ａｕ層３３を除去してベース電極３６を
形成すると共に、余分な領域のエミッタ保護層２２、エ
ミッタ層２０をエッチングする。続いて、Ｈ₃ＰＯ₄、Ｈ
₂Ｏ₂、及びＨ₂Ｏの混合液により、ベース層１８及びコ
レクタ層１４をエッチングする。コレクタ層１４をベー
ス層１８との界面から約１００ｎｍの深さにエッチング
した時点でエッチングを停止する（図６（ａ）参照）。

【００３６】次に、コレクタ電極１６の形状に開口した
レジストパターンを形成し、Ｈ₃ＰＯ₄、Ｈ₂Ｏ₂、及びＨ
₂Ｏの混合液によりコレクタ層１４及びコレクタコンタ
クト層１２をエッチングする。コレクタコンタクト層１
２とコレクタ層１４との界面から所定の深さにエッチン
グした時点でエッチングを停止する。続いて、全面にＡ
ｕＧｅ、Ｎｉ、Ａｕをそれぞれ約３０ｎｍ、約１０ｎ
ｍ、約３００ｎｍの膜厚に蒸着し、リフトオフによりコ
レクタ電極１６を形成する。続いて、窒素雰囲気中４０
０℃で１分間熱処理を行い、コレクタ電極１６とコレク
タコンタクト層１２との界面近傍を合金化してオーミッ
ク接続する。同時に、ベース電極３６からベース層１８
に達する電極反応領域３８が形成され、ベース電極３６
とベース層１８とがオーミック接続される（図６（ｂ）
参照）。

【００３７】このようにして、本実施形態による半導体
装置を製造することができる。このように、本実施形態
によれば、ベース層の多数キャリアである正孔に対して
電位障壁が高いＩｎＧａＰ層をエミッタ層に用い、Ｉｎ
ＧａＰ層上に結晶性に優れた層を堆積できるＧａＡｓＰ
層をエミッタ保護層に用いたので、電流利得が大きく信
頼性の高いヘテロ接合バイポーラ型の半導体装置を提供
することができる。また、本実施形態によれば、ＩｎＧ
ａＰ層上に結晶成長しやすい層であるＧａＡｓＰ層をエ
ミッタ保護層として形成するので、電流利得が大きく信
頼性の高いヘテロ接合バイポーラ型の半導体装置を容易
に製造することができる。

【００３８】［他の実施形態］本発明の他の実施形態に
よる半導体装置を図７乃至図１０を用いて説明する。図
７は、他の実施形態による半導体装置の構造を示す断面
図である。図８は、他の実施形態による半導体装置の特
性を示すエネルギーバンド図である。図９は、他の実施
形態による半導体装置の構造を示す断面図である。図１
０は、他の実施形態による半導体装置の構造を示す断面
図である。

【００３９】図１に示すように、エミッタ保護層２２及
びエミッタ層２０は薄いため、エミッタ層２４をエッチ
ングする際にダメージを受けやすい。この場合、図７に
示すように、エミッタ層２４のエミッタ保護層２２近傍
に、エミッタ層２４とはエッチング特性の異なるエッチ
ングストッパ層４２を形成することが有効である。エミ
ッタ層２４をエッチングする工程では、まず、エッチン
グストッパ層４２上のエミッタ層２４をＲＩＥによりド
ライエッチングし、続いてウェットエッチングによりエ
ッチングストッパ層４２及びエッチングストッパ層４２
下のエミッタ層２４をエッチングする。これにより、エ
ミッタ保護層２２にダメージを与えることなくエミッタ
層２４をエッチングすることができる。このとき、図８
に示すように、エッチングストッパ層４２の電位障壁は
低いので、半導体装置の動作特性に影響を与えることは
ない。エッチングストッパ層４２としては、例えば膜厚
約５ｎｍ、不純物濃度約２×１０¹⁸ｃｍ^-3のｎ−ＡｌＧ
ａＡｓ層を適用することができる。

【００４０】また、図９に示すように、エミッタ層２０
上にベース電極３６を形成してもよい。このとき、Ｉｎ
を含むエミッタ層２０は、エミッタ保護層２２及びベー
ス電極３６により覆われているので、エミッタ層２０が
酸化されて導電性の反応物を生成するような不都合が生
じることはない。また、図１０に示すように、ベース層
１８上にベース電極３６を形成してもよい。このとき、
Ｉｎを含むエミッタ層２０は、エミッタ保護層２２及び
ベース電極３６により覆われているので、エミッタ層２
０が酸化されて導電性の反応物を生成するような不都合
が生じることはない。

【００４１】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。例えば、エミッタ層２
０は、ＩｎＧａＰ層に限らず、ＩｎＧａＡｓＰ層、Ｉｎ
ＧａＡｌＰ層など他のIII−Ｖ族化合物半導体層を用い
てもよい。エミッタ層２０としては、電子に対する電位
障壁が低く、正孔に対する電位障壁が高いIII−Ｖ族化
合物半導体層を適用することが望ましい。

【００４２】また、エミッタ保護層２２は、ＧａＡｓＰ
層に限らず、ＧａＰ層など他のIII−Ｖ族化合物半導体
層を用いてもよい。エミッタ保護層２２としては、電子
に対する電位障壁が低く、正孔に対する電位障壁が高い
特性を有し、エミッタ層２０上に結晶成長する際に結晶
欠陥ができにくいIII−Ｖ族化合物半導体層を適用する
ことが望ましい。

【００４３】また、ベース電極は、Ｐｔ／Ｔｉ／Ｐｔ／
Ａｕ、Ｔｉ／Ｐｔ、Ｔｉ／Ｐｔ／Ａｕ、又はＡｕ／Ｚｎ
／Ａｕ等他の元素の組み合わせでもよい。また、サイド
ウォールはＳｉＯ₂層など他の絶縁膜でもよい。また、
ベース層１８及びエミッタ層２０が露出することがなけ
れば、サイドウォールを形成しなくてもよい。

【００４４】また、コレクタ層の導電型はｉ形のみ成ら
ず、ｎ形でもよい。また、コレクタの構造は、一実施形
態に示した構造に限定されるものではない。また、ｎｐ
ｎ形の半導体装置のみならず、ｐｎｐ形の半導体装置で
もよい。

【００４５】

【発明の効果】以上の通り、本発明によれば、エミッタ
層によりベース層の多数キャリアに対して高い電位障壁
が形成され、エミッタ層上に結晶性に優れたエミッタ保
護層が形成されるので、電流利得が大きく信頼性の高い
ヘテロ接合バイポーラ型の半導体装置及びその製造方法
を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体装置の構造を
示す断面図である。

【図２】本発明の一実施形態による半導体装置の特性を
示すエネルギーバンド図である。

【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。

【図４】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。

【図５】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。

【図６】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その４）である。

【図７】本発明の他の実施形態による半導体装置の構造
を示す断面図である。

【図８】本発明の他の実施形態による半導体装置の特性
を示すエネルギーバンド図である。

【図９】本発明の他の実施形態による半導体装置の構造
を示す断面図である。

【図１０】本発明の他の実施形態による半導体装置の構
造を示す断面図である。

【図１１】従来の半導体装置の構造を示す断面図であ
る。

【図１２】提案した半導体装置の構造を示す断面図であ
る。

【符号の説明】

１０…半絶縁性ＧａＡｓ基板１２…コレクタコンタクト層１４…コレクタ層１６…コレクタ電極１８…ベース層２０…エミッタ層２２…エミッタ保護層２４…エミッタ層２６…エミッタキャップ層２８…エミッタ電極３０…エミッタメサ３２…サイドウォール３３…Ｐｄ／Ｚｎ／Ｐｔ／Ａｕ層３４…エミッタ電極３６…ベース電極３８…電極反応領域４０…ＷＳｉ層４２…エッチングストッパ層１１０…半絶縁性ＧａＡｓ基板１１２…コレクタコンタクト層１１４…コレクタ層１１６…コレクタ電極１１８…ベース層１２０…エミッタ層１２２…エミッタ保護層１２４…エミッタ層１２６…エミッタキャップ層１２８…エミッタ電極１３０…エミッタメサ１３２…サイドウォール１３４…エミッタ電極１３６…ベース電極１３８…電極反応領域

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成され、III族元素としてＩｎを含
み、Ｖ族元素としてＰを含むIII−Ｖ族化合物半導体よ
り成る第１のエミッタ層と、前記第１のエミッタ層上に形成され、Ｉｎ及びＡｌを含
まず、Ｖ族元素としてＰ及び／又はＡｓを含むIII−Ｖ
族化合物半導体より成るエミッタ保護層と、前記エミッタ保護層上に形成された第２のエミッタ層
と、前記ベース層に接続されたベース電極とを有することを
特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記ベース層は、前記第１のエミッタ層により、又は前
記第１のエミッタ層及び前記ベース電極により覆われて
おり、前記第１のエミッタ層は、前記エミッタ保護層により、
又は前記エミッタ保護層及び前記ベース電極により覆わ
れていることを特徴とする半導体装置。
【請求項３】請求項１又は２記載の半導体装置におい
て、前記第１のエミッタ層及び前記エミッタ保護層は、前記
ベース電極の端部近傍領域が空乏化していることを特徴
とする半導体装置。
【請求項４】請求項１乃至３のいずれか１項記載の半
導体装置において、前記ベース電極は、前記ベース電極と合金化された前記
エミッタ保護層及び前記第１のエミッタ層を介して前記
ベース層に接続されていることを特徴とする半導体装
置。
【請求項５】請求項１乃至３のいずれか１項記載の半
導体装置において、前記ベース電極は、前記ベース電極と合金化された前記
第１のエミッタ層を介して前記ベース層に接続されてい
ることを特徴とする半導体装置。
【請求項６】請求項１乃至３のいずれか１項記載の半
導体装置において、前記ベース電極は、前記ベース層上に形成されているこ
とを特徴とする半導体装置。
【請求項７】請求項１乃至６のいずれか１項記載の半
導体装置において、前記第２のエミッタ層は、前記エミッタ保護層近傍に、
前記第２のエミッタ層とはエッチング特性の異なるエッ
チングストッパ層を有することを特徴とする半導体装
置。
【請求項８】請求項１乃至７のいずれか１項記載の半
導体装置において、前記エミッタ層は、ＩｎＧａＰ層、ＩｎＧａＡｓＰ層、
ＩｎＧａＡｌＰ層のいずれかから形成されていることを
特徴とする半導体装置。
【請求項９】請求項１乃至８のいずれか１項記載の半
導体装置において、前記エミッタ保護層は、ＧａＡｓＰ層、ＧａＰ層のいず
れかから形成されていることを特徴とする半導体装置。
【請求項１０】半導体基板上に、コレクタ層を形成す
るコレクタ層形成工程と、前記コレクタ層上に、ベース層を形成するベース層形成
工程と、前記ベース層上に、III族元素としてＩｎを含み、Ｖ族
元素としてＰを含むIII−Ｖ族化合物半導体より成る第
１のエミッタ層を形成する第１エミッタ層形成工程と、前記第１のエミッタ層上に、Ｉｎ及びＡｌを含まず、Ｖ
族元素としてＰ及び／又はＡｓを含むIII−Ｖ族化合物
半導体より成るエミッタ保護層を形成するエミッタ保護
層形成工程と、前記エミッタ保護層上に、第２のエミッタ層を形成する
第２エミッタ層形成工程と、前記第２のエミッタ層上方に、エミッタ電極を形成する
エミッタ電極形成工程と、前記第２のエミッタ層から横方向に離間して、前記ベー
ス層上方にベース電極を形成するベース電極形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】請求項１０記載の半導体装置の製造方
法において、前記エミッタ電極形成工程の後に、前記エミッタ電極を
マスクとして、前記第２のエミッタ層をエッチングして
前記エミッタ保護層の表面を露出すると共に、前記エミ
ッタ電極の端部が前記第２のエミッタ層の端部から張り
出すように前記第２のエミッタ層をサイドエッチングす
るエッチング工程と、前記エッチング工程の後に、前記第２のエミッタ層の側
壁を覆うサイドウォールを形成するサイドウォール形成
工程とを更に有し、前記ベース電極形成工程では、前記サイドウォールによ
って前記第２のエミッタ層から離間された前記ベース電
極を形成することを特徴とする半導体装置の製造方法。
【請求項１２】請求項１１記載の半導体装置の製造方
法において、前記第２エミッタ層形成工程では、前記第２のエミッタ
層の前記エミッタ保護層近傍にエッチングストッパ層を
挿入し、前記エッチング工程では、前記エミッタ保護層にダメー
ジを与えないように前記エッチングストッパ層をストッ
パとして前記エッチングストッパ層上の前記第２のエミ
ッタ層をエッチングした後、前記エッチングストッパ層
及び残った前記第２のエミッタ層をエッチングすること
を特徴とする半導体装置の製造方法。