JPH10303373A - デジタルｃｍｏｓプロセスにおけるケイ化ポリシリコンによる遮蔽を有するキャパシタ - Google Patents

デジタルｃｍｏｓプロセスにおけるケイ化ポリシリコンによる遮蔽を有するキャパシタ

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JPH10303373A
JPH10303373A JP10110655A JP11065598A JPH10303373A JP H10303373 A JPH10303373 A JP H10303373A JP 10110655 A JP10110655 A JP 10110655A JP 11065598 A JP11065598 A JP 11065598A JP H10303373 A JPH10303373 A JP H10303373A
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Abstract

(57)【要約】 【課題】 デジタルＣＭＯＳ製造プロセスにおいてシー
ルドされたキャパシタを提供すること。 【解決手段】 シールドされたキャパシタ（２４）は、
第１の表面（トップ・プレート）と第２の表面（ボトム
・プレート）とを有する。ボトム・プレートは、接続さ
れた２つの部分（３０、３２）からなり、これらは、ト
ップ・プレート（２８）を間に挟むように配置される。
プレート（２８、３０、３２）と半導体基板（３４）と
の間にポリシリコン層（２６）を形成し、プレートを基
板からシールドする。製造の順序としては、ポリシリコ
ン層を最初に製造し、次に、プレートをポリシリコン層
の上に製造する。ポリシリコンはケイ化され、グランド
に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的素子の製造
技術に関する。特に、本発明は、キャパシタ（コンデン
サ）の製造技術に関する。
【０００２】
【従来の技術】アナログ製造（ファブリケーション）プ
ロセス技術を用いて半導体上にキャパシタを製造する従
来型の方法は、比較的単純である。その理由は、アナロ
グ製図プロセスは、２つのポリシリコン層の使用を伴う
からである。アナログ・プロセスでは、図１に図解され
ているように、キャパシタは、２つのポリシリコン層を
用いて製造される。図１では、ポリシリコンからなる第
１の層１２がキャパシタ８の「ボトム・プレート」を形
成し、他方で、ポリシリコンからなる第２の層がキャパ
シタ８の「トップ・プレート」を形成している。更に、
ポリシリコン・ポリシリコン型のキャパシタの単位面積
当たりのキャパシタンスは比較的大きいので、このタイ
プのキャパシタに要求される物理的な面積は、比較的小
さい。
【０００３】デジタル回路製造プロセス技術が用いられ
るときには、キャパシタを半導体上に製造することは困
難であるが、その理由は、デジタル・プロセスでは、複
数のポリシリコン層を用いないことによる。従って、デ
ジタル・プロセスのためのキャパシタの従来型の製造方
法では、キャパシタのプレート（電極板）として金属層
の使用を伴う。図２に示されているように、デジタル・
プロセスにおける従来型のキャパシタは、２枚の金属ボ
トム・プレート１６及び１８の間に挟まれた金属トップ
・プレート１４を含む。
【０００４】
【発明が解決しようとする課題】金属・金属タイプのキ
ャパシタの単位面積当たりのキャパシタンスは比較的小
さいので、このタイプのキャパシタに要求される物理的
面積は比較的大きい。金属・金属型キャパシタが占有す
る物理的面積を減少させるために、図２に図解されたキ
ャパシタ２０では、相互に接続された２つのボトム・プ
レート１６及び１８の間に挟まれているトップ・プレー
トを備えている。この構造によれば、トップ・プレート
１４とボトム・プレート１６及び１８との間の表面積
が、１つのトップ・プレートと１つのボトム・プレート
とから構成されるより典型的な構造を有するキャパシタ
の表面積と比較して、２倍になる。
【０００５】しかし、この挟み込み（サンドイッチ型）
技術を用いたとしても、金属・金属型のキャパシタは、
同じキャパシタンスを有するポリシリコン・ポリシリコ
ン型のキャパシタと比較して大きな物理的面積を占め
る。サイズが大きいために、金属・金属型のキャパシタ
は、ポリシリコン・ポリシリコン型のキャパシタと比較
し基板２２に与えるノイズのレベルが大きくなり、ま
た、基板のノイズからの影響を受ける傾向も大きい。
【０００６】
【課題を解決するための手段】金属・金属型のキャパシ
タと基板との間の相互へのノイズの影響を減少させるた
めに、本発明は、３層の金属キャパシタ構造であって、
複数の金属プレートと基板との間に第４のポリシリコン
層が形成されているものを開示している。
【０００７】本発明は、半導体上に形成されるキャパシ
タの製造に関する。このキャパシタは、トップ・プレー
トと、ボトム・プレートと、ボトム・プレートと半導体
との間のシールド層と、から構成される。
【０００８】本発明のキャパシタのプレートは金属であ
り得る。また、本発明のキャパシタのボトム・プレート
は、第１及び第２の部分を含み、これら２つの部分がト
ップ・プレートを挟んで（サンドイッチして）いる。こ
れは、トップ・プレートとボトム・プレートとの間の表
面積を増加させるための構成である。好適実施例では、
プレートは金属製であり、シールド層はポリシリコン又
はケイ化されたポリシリコンで作られている。本発明に
よるキャパシタは、ＣＭＯＳ半導体チップにおいて、最
も有用である。
【０００９】本発明は、デジタルＣＭＯＳプロセスにお
いてキャパシタを製造する方法も提供する。この方法で
は、シールド用のポリシリコン層を最初に積層し、次
に、シールド層の上にキャパシタの金属層を形成する。
この設計によって、キャパシタを半導体の基板から分離
させ、ノイズの結合を削減させる。
【００１０】本発明のこれらの及びそれ以外の側面、特
徴及び効果は、本発明が関係する技術分野における当業
者であれば、以上の説明と添付の図面とから明らなはず
である。
【００１１】
【発明の実施の形態】ここで、図３を参照すると、キャ
パシタ２４が図解されている。キャパシタ２４は、金属
プレート２８、３０、３２を含む。トップ・プレート２
８は、キャパシタ２４の一方の表面を形成し、ボトム・
プレート３０及び３２は、トップ・プレート２８の間を
挟む（サンドイッチ状の）状態で配置され、キャパシタ
２４の他方の表面を形成している。ボトム・プレート３
０及び３２は、接続されており（３１）、トップ・プレ
ート２８に対してサンドイッチ構造を有していることに
より、トップ・プレート２８とボトム・プレート３０及
び３２との間の表面積を増加させる。また、このサンド
イッチ構造は、トップ・プレート２８と基板３４との間
のノイズ結合を減少させるように機能する。
【００１２】既に述べたように、アナログ・プロセスで
は、図１のトップ・プレート１０と図１のボトム・プレ
ート１２とはポリシリコンである。しかし、デジタル・
プロセスでは、プレートは、金属であるのが典型的であ
る。特に、本発明の好適実施例では、図３のキャパシタ
２４のプレート２８、３０、３２は、アルミニウムを用
いて形成する。
【００１３】更に図３を参照すると、ポリシリコン層２
６が、金属層２８、３０、３２と基板３４との間に配置
され、金属層２８、３０、３２を基板３４から分離し
て、相互のノイズによる悪影響を減少させる。好ましく
は、ポリシリコン層２６は、導電性を増加させるため
に、ケイ化されている。グランド３８に接続されるとき
に、ケイ化されたポリシリコン層の増加した導電性が、
金属プレート２８、３０、３２を基板３４からシールド
（遮蔽）する際に最も効果的である。
【００１４】図３に図解されているサンドイッチ構造の
短所として、ボトム・プレート３０及び３２の下側部分
３２と基板３４との間の寄生（parasitic）キャパシタ
ンスがある。しかし、スイッチト・キャパシタ回路で
は、寄生キャパシタンスの唯一のマイナスの効果は、電
力消費の僅かな増加にすぎず、ほとんどの応用例で無視
できるものである。
【００１５】デジタルＣＭＯＳプロセスにおいて本発明
によるシールドされたキャパシタを製造するには、ポリ
シリコン層２６がまず基板３４上に形成される。ポリシ
リコン層の上には金属層３２、２８、３０がこの順に製
造される。そして、層３０を層３２に接続する。
【００１６】以上で本発明を実施例に関して詳細に説明
したが、当業者であれば、本発明の技術思想と技術的範
囲とから逸脱せずに、本発明の種々の変更や修正を行う
ことができることを理解するはずである。従って、本発
明は、以上で詳細に述べた実施例及び図面には限定され
ない。本発明の技術思想から逸脱しないすべての変更
は、冒頭の特許請求の範囲のよってのみ画定される範囲
に属することが意図されている。
【図面の簡単な説明】
【図１】アナログ半導体製造プロセスにおいて典型的に
用いられる従来型のポリシリコン・ポリシリコン型のキ
ャパシタのブロック図である。
【図２】デジタル半導体製造プロセスにおいて典型的に
用いる従来型の金属・金属型のキャパシタのブロック図
である。
【図３】本発明によって製造されたキャパシタのブロッ
ク図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シーホイ・シーザー・ウォン アメリカ合衆国カリフォルニア州94539, フレモント，ゲディ・ウエイ 1024

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体上に形成されたキャパシタであっ
    て、 半導体基板と、 前記基板上に製造された前記キャパシタの第１のプレー
    トと、 前記第１のプレートに対向する前記キャパシタの第２の
    プレートと、 前記ボトム・プレートと前記基板との間のシールド層
    と、 を備えていることを特徴とするキャパシタ。
  2. 【請求項２】 請求項１記載のキャパシタにおいて、前
    記第１及び第２のプレートは金属であることを特徴とす
    るキャパシタ。
  3. 【請求項３】 請求項１記載のキャパシタにおいて、前
    記第１のプレートは、前記トップ・プレートの上に位置
    する第１の部分と、前記第１の部分に接続されており前
    記トップ・プレートの下に位置する第２の部分と、を更
    に備えていることを特徴とするキャパシタ。
  4. 【請求項４】 請求項１記載のキャパシタにおいて、前
    記シールド層はポリシリコンであることを特徴とするキ
    ャパシタ。
  5. 【請求項５】 請求項４記載のキャパシタにおいて、前
    記シールド層はケイ化されたポリシリコンであることを
    特徴とするキャパシタ。
  6. 【請求項６】 相補型金属酸化物半導体（ＣＭＯＳ）チ
    ップであって、 （ａ）基板と、 （ｂ）前記基板上に製造されたキャパシタであって、 （１）前記キャパシタのボトム・プレートを形成する第
    １の金属層と、 （２）前記キャパシタのトップ・プレートを形成する第
    ２の金属層と、 （３）前記第１の金属層に接続された第３の金属層と、 を備えたキャパシタと、 （ｃ）前記キャパシタと前記基板との間にありノイズに
    対するシールド機能を有するポリシリコン層と、 を備えていることを特徴とするＣＭＯＳチップ。
  7. 【請求項７】 請求項６記載のＣＭＯＳチップにおい
    て、前記第２の金属層は、前記第１の金属層と前記第３
    の金属層との間にあることを特徴とするＣＭＯＳチッ
    プ。
  8. 【請求項８】 請求項６記載のＣＭＯＳチップにおい
    て、前記トップ・プレートと前記ボトム・プレートとは
    金属であることを特徴とするＣＭＯＳチップ。
  9. 【請求項９】 請求項６記載のＣＭＯＳチップにおい
    て、前記ポリシリコン層はケイ化されたポリシリコンで
    あることを特徴とするＣＭＯＳチップ。
  10. 【請求項１０】 デジタルＣＭＯＳプロセスにおいてキ
    ャパシタを製造する方法であって、 ポリシリコン層を積層するステップと、 前記ポリシリコン層の上に第１の金属層を積層してボト
    ム層を形成するステップと、 前記第１の金属層の上に第２の金属層を積層してトップ
    層を形成するステップと、 前記第２の金属層の上に第３の金属層を積層して、この
    第３の金属層を前記第１の金属層に接続するステップ
    と、 を含むことを特徴とする方法。
  11. 【請求項１１】 請求項１０記載の方法において、前記
    金属層はアルミニウム層であることを特徴とする方法。
  12. 【請求項１２】 請求項１０記載の方法において、前記
    ポリシリコン層はケイ化されたポリシリコン層であるこ
    とを特徴とする方法。
JP10110655A 1997-04-21 1998-04-21 デジタルｃｍｏｓプロセスにおけるケイ化ポリシリコンによる遮蔽を有するキャパシタ Pending JPH10303373A (ja)

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US08/840,948 US6198153B1 (en) 1997-04-21 1997-04-21 Capacitors with silicized polysilicon shielding in digital CMOS process
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