JPH10322202A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10322202A JPH10322202A JP9141045A JP14104597A JPH10322202A JP H10322202 A JPH10322202 A JP H10322202A JP 9141045 A JP9141045 A JP 9141045A JP 14104597 A JP14104597 A JP 14104597A JP H10322202 A JPH10322202 A JP H10322202A
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- JP
- Japan
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- terminal
- voltage
- pll circuit
- controlled oscillator
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- 230000035945 sensitivity Effects 0.000 claims abstract description 8
- 230000010355 oscillation Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ロック周波数レンジの広いＰＬＬ回路を提供
する。 【解決手段】 ＰＬＬ回路の電圧制御発振器は、比較的
感度の高い第１の端子と比較的感度の低い第２の端子と
を有している。第１の端子には一定の電圧が供給されて
いるとともに、第２の端子に前記ローパスフィルタの出
力電圧に比例した電圧が供給されている。第１の端子
は、標準的な使用状態においてローパスフィルタの出力
に接続される端子であり、第２の端子は標準的な使用状
態において電圧制御発振器の発振周波数レンジの調整の
ための抵抗が接続される端子である。
する。 【解決手段】 ＰＬＬ回路の電圧制御発振器は、比較的
感度の高い第１の端子と比較的感度の低い第２の端子と
を有している。第１の端子には一定の電圧が供給されて
いるとともに、第２の端子に前記ローパスフィルタの出
力電圧に比例した電圧が供給されている。第１の端子
は、標準的な使用状態においてローパスフィルタの出力
に接続される端子であり、第２の端子は標準的な使用状
態において電圧制御発振器の発振周波数レンジの調整の
ための抵抗が接続される端子である。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ回路に関
し、特に、ロック周波数レンジの広いＰＬＬ回路に関す
る。
し、特に、ロック周波数レンジの広いＰＬＬ回路に関す
る。
【０００２】
【従来の技術】図３は、従来のＰＬＬ回路の構成を示す
ブロック図である。このＰＬＬ回路は、位相周波数検出
器（ＰＦＤ）１０と、ローパスフィルタ（ＬＦ。ループ
フィルタとも呼ばれる）１２と、電圧制御発振器（ＶＣ
Ｏ）１４と、分周器１６とを備えている。位相周波数検
出器１０の基準入力端子には基準入力信号Ｓref が入力
されており、帰還入力端子には帰還信号Ｓret が入力さ
れている。
ブロック図である。このＰＬＬ回路は、位相周波数検出
器（ＰＦＤ）１０と、ローパスフィルタ（ＬＦ。ループ
フィルタとも呼ばれる）１２と、電圧制御発振器（ＶＣ
Ｏ）１４と、分周器１６とを備えている。位相周波数検
出器１０の基準入力端子には基準入力信号Ｓref が入力
されており、帰還入力端子には帰還信号Ｓret が入力さ
れている。
【０００３】位相周波数検出器１０は、基準入力信号Ｓ
ref と帰還信号Ｓret とのエッジ差に応じた電圧レベル
を有する信号を出力する。位相周波数検出器１０の出力
は、ローパスフィルタ１２を通じて電圧制御発振器１４
の第１の端子Ｔ１に与えられる。電圧制御発振器１４の
第２の端子Ｔ２には、バイアス抵抗Ｒbiasが接続されて
いる。電圧制御発振器１４の出力は、クロック信号ＣＬ
Ｋとして外部に出力されるとともに、分周器１６に入力
される。分周器１６は、設定された逓倍数Ｎまでパルス
数をカウントするカウンタであり、この逓倍数Ｎでクロ
ック信号ＣＬＫを分周する。分周器１６で分周された信
号Ｓret は、帰還信号１０として位相周波数検出器１０
の帰還入力端子に入力される。
ref と帰還信号Ｓret とのエッジ差に応じた電圧レベル
を有する信号を出力する。位相周波数検出器１０の出力
は、ローパスフィルタ１２を通じて電圧制御発振器１４
の第１の端子Ｔ１に与えられる。電圧制御発振器１４の
第２の端子Ｔ２には、バイアス抵抗Ｒbiasが接続されて
いる。電圧制御発振器１４の出力は、クロック信号ＣＬ
Ｋとして外部に出力されるとともに、分周器１６に入力
される。分周器１６は、設定された逓倍数Ｎまでパルス
数をカウントするカウンタであり、この逓倍数Ｎでクロ
ック信号ＣＬＫを分周する。分周器１６で分周された信
号Ｓret は、帰還信号１０として位相周波数検出器１０
の帰還入力端子に入力される。
【０００４】基準入力信号Ｓref と帰還信号Ｓref の位
相と周波数がロックした状態においては、クロック信号
ＣＬＫは、基準入力信号Ｓref のＮ倍の周波数を有し、
基準入力信号Ｓref と位相が一致した信号となる。ロッ
ク状態を達成し得るクロック信号ＣＬＫの周波数の範囲
（以下、単に「ロック周波数レンジ」と呼ぶ）は、電圧
制御発振器１４の第２の端子Ｔ２に接続されるバイアス
抵抗Ｒbiasによって調整される。図４は、バイアス抵抗
Ｒbiasの抵抗値と、ロック周波数レンジとの関係の一例
を示すグラフである。
相と周波数がロックした状態においては、クロック信号
ＣＬＫは、基準入力信号Ｓref のＮ倍の周波数を有し、
基準入力信号Ｓref と位相が一致した信号となる。ロッ
ク状態を達成し得るクロック信号ＣＬＫの周波数の範囲
（以下、単に「ロック周波数レンジ」と呼ぶ）は、電圧
制御発振器１４の第２の端子Ｔ２に接続されるバイアス
抵抗Ｒbiasによって調整される。図４は、バイアス抵抗
Ｒbiasの抵抗値と、ロック周波数レンジとの関係の一例
を示すグラフである。
【０００５】
【発明が解決しようとする課題】図４からも解るよう
に、従来のＰＬＬ回路においては、バイアス抵抗Ｒbias
の１つの抵抗値に対するロック周波数レンジは比較的狭
い。このため、このようなＰＬＬ回路を用いて、広いレ
ンジの周波数を有するクロック信号ＣＬＫを生成するこ
とは困難であった。
に、従来のＰＬＬ回路においては、バイアス抵抗Ｒbias
の１つの抵抗値に対するロック周波数レンジは比較的狭
い。このため、このようなＰＬＬ回路を用いて、広いレ
ンジの周波数を有するクロック信号ＣＬＫを生成するこ
とは困難であった。
【０００６】この発明は、従来技術における上述の課題
を解決するためになされたものであり、ロック周波数レ
ンジの広いＰＬＬ回路を提供することを目的とする。
を解決するためになされたものであり、ロック周波数レ
ンジの広いＰＬＬ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明のＰ
ＬＬ回路は、位相周波数検出器と、ローパスフィルタ
と、電圧制御発振器とを備えたＰＬＬ回路において、前
記電圧制御発振器は、比較的感度の高い第１の端子と比
較的感度の低い第２の端子とを有しており、前記第１の
端子に一定の電圧が供給されているとともに、前記第２
の端子に前記ローパスフィルタの出力電圧に比例した電
圧が供給されていることを特徴とする。
述の課題の少なくとも一部を解決するため、本発明のＰ
ＬＬ回路は、位相周波数検出器と、ローパスフィルタ
と、電圧制御発振器とを備えたＰＬＬ回路において、前
記電圧制御発振器は、比較的感度の高い第１の端子と比
較的感度の低い第２の端子とを有しており、前記第１の
端子に一定の電圧が供給されているとともに、前記第２
の端子に前記ローパスフィルタの出力電圧に比例した電
圧が供給されていることを特徴とする。
【０００８】こうすれば、ＰＬＬ回路の発振周波数レン
ジが、ローパスフィルタの出力レベルに応じて変化する
ので、広いロック周波数レンジを有するＰＬＬ回路を実
現することができる。
ジが、ローパスフィルタの出力レベルに応じて変化する
ので、広いロック周波数レンジを有するＰＬＬ回路を実
現することができる。
【０００９】前記第１の端子は標準的な使用状態におい
て前記ローパスフィルタの出力に接続される端子であ
り、前記第２の端子は標準的な使用状態において前記電
圧制御発振器の発振周波数レンジの調整のための抵抗が
接続される端子であるようにしてもよい。
て前記ローパスフィルタの出力に接続される端子であ
り、前記第２の端子は標準的な使用状態において前記電
圧制御発振器の発振周波数レンジの調整のための抵抗が
接続される端子であるようにしてもよい。
【００１０】市販されているＰＬＬ回路要素（例えば位
相周波数検出器と電圧制御発振器とを含むＩＣ回路）の
中には、標準的な使用状態において、ローパスフィルタ
の出力に接続される端子と、電圧制御発振器の発振周波
数レンジの調整のための抵抗が接続される端子とが設け
られているものがある。このような回路要素を用いる場
合には、標準的な使用状態においてローパスフィルタの
出力に接続される第１の端子に一定の電圧を供給し、標
準的な使用状態において電圧制御発振器の発振周波数レ
ンジの調整のための抵抗が接続される第２の端子にロー
パスフィルタの出力を供給することによって上記のＰＬ
Ｌ回路を構成することができる。
相周波数検出器と電圧制御発振器とを含むＩＣ回路）の
中には、標準的な使用状態において、ローパスフィルタ
の出力に接続される端子と、電圧制御発振器の発振周波
数レンジの調整のための抵抗が接続される端子とが設け
られているものがある。このような回路要素を用いる場
合には、標準的な使用状態においてローパスフィルタの
出力に接続される第１の端子に一定の電圧を供給し、標
準的な使用状態において電圧制御発振器の発振周波数レ
ンジの調整のための抵抗が接続される第２の端子にロー
パスフィルタの出力を供給することによって上記のＰＬ
Ｌ回路を構成することができる。
【００１１】また、上記ＰＬＬ回路は、パッシブフィル
タである前記ローパスフィルタの出力電圧が入力される
増幅器と、前記増幅器の出力電圧と所定の電源電圧との
間を分圧する２つの抵抗と、を備え、前記電圧制御発振
器の前記第２の端子に、前記２つの抵抗で分圧された電
圧が供給されているように構成することができる。
タである前記ローパスフィルタの出力電圧が入力される
増幅器と、前記増幅器の出力電圧と所定の電源電圧との
間を分圧する２つの抵抗と、を備え、前記電圧制御発振
器の前記第２の端子に、前記２つの抵抗で分圧された電
圧が供給されているように構成することができる。
【００１２】増幅器を設けることによって、電圧制御発
振器への入力インピーダンスを低くすることができる。
また、増幅器の出力電圧と所定の電源電圧とが２つの抵
抗で分圧され、電圧制御発振器の第２の端子に供給され
るので、第２の端子の入力電圧レベル（すなわち電圧制
御発振器のロック周波数レンジを調整するための電圧レ
ベル）が、ローパスフィルタの出力電圧に比例した値に
調整される。この結果、ローパスフィルタの出力電圧レ
ベルに応じた広いロック周波数レンジを有するＰＬＬ回
路を実現することができる。
振器への入力インピーダンスを低くすることができる。
また、増幅器の出力電圧と所定の電源電圧とが２つの抵
抗で分圧され、電圧制御発振器の第２の端子に供給され
るので、第２の端子の入力電圧レベル（すなわち電圧制
御発振器のロック周波数レンジを調整するための電圧レ
ベル）が、ローパスフィルタの出力電圧に比例した値に
調整される。この結果、ローパスフィルタの出力電圧レ
ベルに応じた広いロック周波数レンジを有するＰＬＬ回
路を実現することができる。
【００１３】
【発明の実施の形態】図１は、本発明の一実施例として
のＰＬＬ回路の構成を示すブロック図である。このＰＬ
Ｌ回路は、位相周波数検出器１０と、ローパスフィルタ
１２と、増幅器（オペアンプ）１８と、４つの抵抗Ｒ１
〜Ｒ４と、電圧制御発振器（ＶＣＯ）１４と、分周器１
６とを備えている。
のＰＬＬ回路の構成を示すブロック図である。このＰＬ
Ｌ回路は、位相周波数検出器１０と、ローパスフィルタ
１２と、増幅器（オペアンプ）１８と、４つの抵抗Ｒ１
〜Ｒ４と、電圧制御発振器（ＶＣＯ）１４と、分周器１
６とを備えている。
【００１４】位相周波数検出器１０の出力は、ローパス
フィルタ１２を通じて増幅器１８の非反転入力端子に与
えられる。増幅器１８の出力は、増幅器１８の反転入力
端子に帰還されている。ローパスフィルタ１２は、例え
ばコンデンサと抵抗とで構成されるパッシブフィルタで
ある。ローパスフィルタ１２と増幅器１８とは、アクテ
ィブフィルタを構成している。
フィルタ１２を通じて増幅器１８の非反転入力端子に与
えられる。増幅器１８の出力は、増幅器１８の反転入力
端子に帰還されている。ローパスフィルタ１２は、例え
ばコンデンサと抵抗とで構成されるパッシブフィルタで
ある。ローパスフィルタ１２と増幅器１８とは、アクテ
ィブフィルタを構成している。
【００１５】増幅器１８の出力端子は、２つの抵抗Ｒ
１，Ｒ２を介して電源電圧Ｖddに接続されている。２つ
の抵抗Ｒ１，Ｒ２の間の節点Ｐ１は、電圧制御発振器１
４の第２の端子に接続されている。従って、電圧制御発
振器１４の第２の端子Ｔ２には、電源電圧Ｖddと増幅器
１８の出力電圧との間を２つの抵抗Ｒ１，Ｒ２で分圧し
た電圧が供給されている。従って、第２の端子Ｔ２に
は、ローパスフィルタ１２の出力電圧に比例した電圧が
入力される。一方、電圧制御発振器１４の第１の端子Ｔ
１には、電源電圧Ｖddが他の２つの抵抗Ｒ３，Ｒ４で分
圧された電圧が供給されている。
１，Ｒ２を介して電源電圧Ｖddに接続されている。２つ
の抵抗Ｒ１，Ｒ２の間の節点Ｐ１は、電圧制御発振器１
４の第２の端子に接続されている。従って、電圧制御発
振器１４の第２の端子Ｔ２には、電源電圧Ｖddと増幅器
１８の出力電圧との間を２つの抵抗Ｒ１，Ｒ２で分圧し
た電圧が供給されている。従って、第２の端子Ｔ２に
は、ローパスフィルタ１２の出力電圧に比例した電圧が
入力される。一方、電圧制御発振器１４の第１の端子Ｔ
１には、電源電圧Ｖddが他の２つの抵抗Ｒ３，Ｒ４で分
圧された電圧が供給されている。
【００１６】図３に示した従来のＰＬＬ回路（すなわち
標準的な使用状態）では、電圧制御発振器１４の第１の
端子Ｔ１にローパスフィルタ１２からの出力電圧が供給
されていたのに対して、図１に示す実施例のＰＬＬ回路
では、第１の端子Ｔ１に一定の電圧が供給されている。
一方、図３では、電圧制御発振器１４の第２の端子Ｔ１
にバイアス抵抗Ｒbiasが接続されていたのに対して、図
１では、第２の端子Ｔ１にローパスフィルタ１２の出力
電圧に比例した電圧が入力される。このように、図１に
示す実施例のＰＬＬ回路では、従来のＰＬＬ回路におけ
る電圧制御発振器１４の２つの端子Ｔ１，Ｔ２を逆に使
用しているものと考えることもできる。
標準的な使用状態）では、電圧制御発振器１４の第１の
端子Ｔ１にローパスフィルタ１２からの出力電圧が供給
されていたのに対して、図１に示す実施例のＰＬＬ回路
では、第１の端子Ｔ１に一定の電圧が供給されている。
一方、図３では、電圧制御発振器１４の第２の端子Ｔ１
にバイアス抵抗Ｒbiasが接続されていたのに対して、図
１では、第２の端子Ｔ１にローパスフィルタ１２の出力
電圧に比例した電圧が入力される。このように、図１に
示す実施例のＰＬＬ回路では、従来のＰＬＬ回路におけ
る電圧制御発振器１４の２つの端子Ｔ１，Ｔ２を逆に使
用しているものと考えることもできる。
【００１７】この実施例における電圧制御発振器１４
は、ＣＭＯＳで構成されたリングオシレータ回路を内蔵
している。２つの端子Ｔ１，Ｔ２はリングオシレータ回
路への２つの入力端子であり、第１の端子Ｔ１は比較的
感度が高く、第２の端子Ｔ２は比較的感度が低い。ここ
で、「感度が高い」とは、入力電圧の変化に対する電圧
制御発振器１４の発振周波数の変化の傾きが大きいこと
を言う。２つの端子Ｔ１，Ｔ２は、感度が異なる他は互
いに類似した特性を有しているので、この実施例のよう
に、標準的な使用状態とは逆の接続状態で利用すること
が可能である。
は、ＣＭＯＳで構成されたリングオシレータ回路を内蔵
している。２つの端子Ｔ１，Ｔ２はリングオシレータ回
路への２つの入力端子であり、第１の端子Ｔ１は比較的
感度が高く、第２の端子Ｔ２は比較的感度が低い。ここ
で、「感度が高い」とは、入力電圧の変化に対する電圧
制御発振器１４の発振周波数の変化の傾きが大きいこと
を言う。２つの端子Ｔ１，Ｔ２は、感度が異なる他は互
いに類似した特性を有しているので、この実施例のよう
に、標準的な使用状態とは逆の接続状態で利用すること
が可能である。
【００１８】図２は、実施例のＰＬＬ回路におけるロッ
ク周波数レンジを示すグラフである。図２の横軸は、増
幅器１８の入力電圧（すなわちローパスフィルタ１２の
出力電圧）であり、縦軸はロック周波数である。なお、
横軸は通常の線形の目盛であるが、縦軸は対数目盛であ
る。斜線で示された範囲が、ロック周波数レンジであ
る。図２から解るように、ロック周波数レンジは、増幅
器１８への入力電圧に応じて約０．０１ＭＨｚ（１０ｋ
Ｈｚ）〜約１００ＭＨｚの範囲で変化する。従って、従
来のようにバイアス抵抗を調整することを必要とせず
に、同一のＰＬＬ回路で広い範囲の周波数を有するクロ
ック信号ＣＬＫを生成することができる。クロック信号
ＣＬＫの周波数は、基準入力信号Ｓref の周波数に、分
周器１６における分周比（逓倍数）Ｎを乗じた値であ
る。従って、実施例のＰＬＬ回路では、基準入力信号Sr
ef の周波数や、分周比Ｎを変更することによって、約
０．０１ＭＨｚ（１０ｋＨｚ）〜約１００ＭＨｚの広範
囲の周波数を有するクロック信号ＣＬＫを容易に生成す
ることができる。
ク周波数レンジを示すグラフである。図２の横軸は、増
幅器１８の入力電圧（すなわちローパスフィルタ１２の
出力電圧）であり、縦軸はロック周波数である。なお、
横軸は通常の線形の目盛であるが、縦軸は対数目盛であ
る。斜線で示された範囲が、ロック周波数レンジであ
る。図２から解るように、ロック周波数レンジは、増幅
器１８への入力電圧に応じて約０．０１ＭＨｚ（１０ｋ
Ｈｚ）〜約１００ＭＨｚの範囲で変化する。従って、従
来のようにバイアス抵抗を調整することを必要とせず
に、同一のＰＬＬ回路で広い範囲の周波数を有するクロ
ック信号ＣＬＫを生成することができる。クロック信号
ＣＬＫの周波数は、基準入力信号Ｓref の周波数に、分
周器１６における分周比（逓倍数）Ｎを乗じた値であ
る。従って、実施例のＰＬＬ回路では、基準入力信号Sr
ef の周波数や、分周比Ｎを変更することによって、約
０．０１ＭＨｚ（１０ｋＨｚ）〜約１００ＭＨｚの広範
囲の周波数を有するクロック信号ＣＬＫを容易に生成す
ることができる。
【００１９】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
【００２０】（１）増幅器１８は必ずしも必要ではな
く、パッシブフィルタのみでローパスフィルタを構成す
るようにしてもよい。また、分周器１６も省略すること
が可能である。
く、パッシブフィルタのみでローパスフィルタを構成す
るようにしてもよい。また、分周器１６も省略すること
が可能である。
【００２１】（２）電圧制御発振器１４の第１の端子Ｔ
１には、一定の電圧を供給すればよく、２つの抵抗Ｒ
３，Ｒ４を用いた回路以外の種々の回路構成によって第
１の端子Ｔ１に一定の電圧を供給することが可能であ
る。一方、電圧制御発振器１４の第２の端子Ｔ２には、
ローパスフィルタ１２の出力電圧に比例した電圧を供給
すればよい。このような回路も、増幅器１８と２つの抵
抗Ｒ１，Ｒ２を用いた実施例における回路以外の種々の
回路構成によって実現することが可能である。
１には、一定の電圧を供給すればよく、２つの抵抗Ｒ
３，Ｒ４を用いた回路以外の種々の回路構成によって第
１の端子Ｔ１に一定の電圧を供給することが可能であ
る。一方、電圧制御発振器１４の第２の端子Ｔ２には、
ローパスフィルタ１２の出力電圧に比例した電圧を供給
すればよい。このような回路も、増幅器１８と２つの抵
抗Ｒ１，Ｒ２を用いた実施例における回路以外の種々の
回路構成によって実現することが可能である。
【００２２】
【図１】本発明の一実施例としてのＰＬＬ回路の構成を
示すブロック図。
示すブロック図。
【図２】実施例のＰＬＬ回路におけるロック周波数レン
ジを示すグラフ。
ジを示すグラフ。
【図３】従来のＰＬＬ回路の構成を示すブロック図。
【図４】バイアス抵抗Ｒbiasの抵抗値と、ロック周波数
レンジとの関係の一例を示すグラフ。
レンジとの関係の一例を示すグラフ。
１０…位相周波数検出器 １２…ローパスフィルタ １４…電圧制御発振器 １６…分周器 １８…増幅器
Claims (3)
- 【請求項１】 位相周波数検出器と、ローパスフィルタ
と、電圧制御発振器とを備えたＰＬＬ回路において、 前記電圧制御発振器は、比較的感度の高い第１の端子と
比較的感度の低い第２の端子とを有しており、 前記第１の端子に一定の電圧が供給されているととも
に、前記第２の端子に前記ローパスフィルタの出力電圧
に比例した電圧が供給されていることを特徴とするＰＬ
Ｌ回路。 - 【請求項２】 請求項１記載のＰＬＬ回路であって、 前記第１の端子は標準的な使用状態において前記ローパ
スフィルタの出力に接続される端子であり、前記第２の
端子は標準的な使用状態において前記電圧制御発振器の
発振周波数レンジの調整のための抵抗が接続される端子
である、ＰＬＬ回路。 - 【請求項３】 請求項１または２記載のＰＬＬ回路であ
って、さらに、 パッシブフィルタである前記ローパスフィルタの出力電
圧が入力される増幅器と、 前記増幅器の出力電圧と所定の電源電圧との間を分圧す
る２つの抵抗と、を備え、 前記電圧制御発振器の前記第２の端子に、前記２つの抵
抗で分圧された電圧が供給されている、ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141045A JPH10322202A (ja) | 1997-05-14 | 1997-05-14 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141045A JPH10322202A (ja) | 1997-05-14 | 1997-05-14 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322202A true JPH10322202A (ja) | 1998-12-04 |
Family
ID=15282976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141045A Withdrawn JPH10322202A (ja) | 1997-05-14 | 1997-05-14 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322202A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554040B2 (en) * | 2005-08-05 | 2009-06-30 | Panasonic Ev Energy Co., Ltd. | Printed circuit board and soldering method and apparatus |
-
1997
- 1997-05-14 JP JP9141045A patent/JPH10322202A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554040B2 (en) * | 2005-08-05 | 2009-06-30 | Panasonic Ev Energy Co., Ltd. | Printed circuit board and soldering method and apparatus |
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