JPH1032223A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1032223A
JPH1032223A JP8183902A JP18390296A JPH1032223A JP H1032223 A JPH1032223 A JP H1032223A JP 8183902 A JP8183902 A JP 8183902A JP 18390296 A JP18390296 A JP 18390296A JP H1032223 A JPH1032223 A JP H1032223A
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
bump
circuit board
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8183902A
Other languages
English (en)
Inventor
Mitsunori Nakatani
光徳 中谷
Hirobumi Nakano
博文 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8183902A priority Critical patent/JPH1032223A/ja
Priority to US08/792,731 priority patent/US5869903A/en
Priority to KR1019970004100A priority patent/KR980012297A/ko
Priority to DE19713186A priority patent/DE19713186A1/de
Publication of JPH1032223A publication Critical patent/JPH1032223A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/688—Flexible insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07232—Compression bonding, e.g. thermocompression bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07332—Compression bonding, e.g. thermocompression bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/331—Shapes of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/856—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 高周波回路で使用しても十分な電磁シールド
効果が得られ、しかも従来のセラミックパッケージを用
いるよりも製造コストを大幅に安価にすることができる
半導体装置を提供する。 【解決手段】 能動層４が形成された基板１を金属壁３
で囲むとともに、配線９を有するＴＡＢテープまたはプ
リント基板８を上記金属壁３及び能動層４のバンプ配線
２と当接させることによりパッケージ構造とし、さら
に、基板１表面とＴＡＢテープまたはプリント基板８の
表面に金属層３０，３２を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特にバンプ配線を有する半導体装置のパッケージン
グに関するものである。
【０００２】
【従来の技術】従来のバンプ配線を有する半導体装置を
ＴＡＢテープまたはプリント基板に実装してなる半導体
装置を図９に示す。図９において、１は基板であり、そ
の一方側の表面には、能動層４が形成されている。そし
てこの能動層４の上にはソース電極５，ゲート電極６，
ドレイン電極７がそれぞれ形成されており、これら電極
と上記能動層４とによってトランジスタ部を構成するも
のとなっている。２は前記各電極５，６，７にそれぞれ
対応して形成され、これら電極と電気的に接続する、金
（Ａｕ）等からなるバンプ配線である。８はＴＡＢテー
プ、もしくはプリント基板であり、複数の場所にスルー
ホール８ａが設けられ、該スルーホール８ａを介して配
線９と上記バンプ電極２とが電気的に接続されている。
【０００３】従来の半導体装置では、トランジスタ部
（４，５，６，７）の性能を最大限に引き出すことを目
的として、以上のようなバンプ電極２を用いた配線構造
を採用し、フリップチップ実装を実施している。すなわ
ち、バンプ電極２の熱伝導を使用してトランジスタ部の
放熱効果を高めたり、またバンプ電極２により、トラン
ジスタの電極から最短距離で配線を行うことにより、配
線遅延を低減することができるという利点が得られる。
【０００４】しかしながら、このような構造では、素子
表面に空洞ができ、ここの雰囲気が変化し、その結果起
こる、配線の腐食、及び配線９とバンプ電極２の材質の
違いから生じるイオンマイグレーション等による劣化を
回避できず、信頼性等の観点から重大な問題となってい
る。そしてたとえ、上記図９で示した構成のチップを樹
脂等でその全体を覆ったとしても、樹脂の被着性等の限
界から完全に密封することは不可能であり、依然として
このような問題点は解決できないものであった。
【０００５】また、外部からの信号ノイズを取り込んだ
り、周辺回路にノイズを発生せしめる，という問題もあ
り、使用する素子がガリウム砒素等であり、高周波用の
マイクロ波回路で使用されるような場合には、特に大き
な問題が生じることになる。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、素子表面に空洞ができるこ
とから、配線の腐食や劣化を避けることができず、装置
としての信頼性を高めることができなかった。また、高
周波回路等で使用する際には、ノイズが入力しやすい、
または周辺回路にノイズを発生せしめる，という問題点
があった。
【０００７】ところで、特開平6-236903号公報には、Ｍ
ＭＩＣチップの周囲に接地電極となる金属層を設けたも
のが示されているが、この金属層を介して外部から回路
内にノイズが入り込むことになり、依然として上述した
ような問題点を解消できるものではなかった。さらに、
特開平3-49246 号公報には、フィルムキャリアに実装さ
れた基板の上にバンプを介して半導体チップを実装する
とともに、該半導体チップの素子形成面に、該チップ外
周囲に沿って上記バンプ電極と同一素材を用いて囲い部
を設け、もって上記半導体チップの素子形成面を気密封
止するようにしたものがある。これによれば、素子や配
線を、湿気や不純物イオン等の汚染源から保護すること
ができるが、シリコンデバイスを対象としているため
に、特にノイズ対策等については考慮されておらず、こ
のままではマイクロ波回路のパッケージとして用いても
十分な電磁シールド効果が得られるものではなかった。
【０００８】本発明は以上のような問題点を解消するた
めになされたもので、高周波回路で使用しても十分な電
磁シールド効果が得られ、しかも従来のセラミックパッ
ケージを用いるよりも製造コストを大幅に安価にするこ
とができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、その片側面に高周波回路が形成された回路基板
と、上記回路基板の他方の片側面全面に形成された第１
の金属層と、上記回路基板の上記高周波回路が形成され
た面に配置され、上記高周波回路と電気的に接続するバ
ンプ配線と、上記回路基板の上記高周波回路が形成され
た面に、上記高周波回路を囲むようにして設けられた金
属壁と、その片側面に上記バンプ配線に対応して配置さ
れた配線を有し、上記回路基板上に積層して、上記配線
と上記バンプ配線とが電気的に接続されるとともに、上
記金属壁と当接して上記高周波回路が形成された領域を
封止する配線用基板と、上記配線用基板の他方の片側面
全面に形成された第２の金属層とを備えたものである。
【００１０】また、上記配線用基板として、ＴＡＢテー
プまたはプリント基板を用いるようにしたものである。
【００１１】また、上記配線用基板の片側面に形成され
た配線を、該基板に設けられた貫通孔を介して上記バン
プ配線と接続するものとし、上記第２の金属層を、上記
配線上に絶縁層を介して配置するようにしたものであ
る。
【００１２】また、上記バンプ配線と配線、及び金属壁
と上記配線用基板との間に、バンプ配線及び金属壁の高
さの違いを緩衝するための金属層を設けたものである。
【００１３】また、上記配線用基板の片側面に形成され
た配線を、該配線を上記バンプ配線と当接させることに
より上記バンプ配線と電気的に接続するものとし、上記
金属壁と、上記配線用基板の片側面に形成された配線と
が当接する部分に絶縁層を設けるようにしたものであ
る。
【００１４】また、上記回路基板，配線用基板，金属壁
によって封止された空間を不活性ガスで充填したもので
ある。
【００１５】また、上記回路基板，配線用基板，金属壁
によって封止された空間を絶縁性樹脂で充填したもので
ある。
【００１６】また、上記配線用基板，及び金属壁側面を
覆うように樹脂を設けたものである。また、上記配線用
基板に透明な材質のものを用いるようにしたものであ
る。
【００１７】
【発明の実施の形態】
実施の形態１．本発明の実施の形態１．による半導体装
置を図１、及び図２，図４を用いて説明する。図におい
て、図９と同一符号は同一または相当部分を示し、３は
チップ外周を囲むＡｕからなる金属壁、１０は金属壁３
の表面に設けられる接着剤、２０は空洞部である。ま
た、９ａはＴＡＢまたはプリント基板８の一部を貫通す
るスルーホール８ａ内に設けられた配線を示す。
【００１８】さらに、３０は基板１の能動層４が形成さ
れた面とは反対の面に形成された金属層であり、３１は
ＴＡＢまたはプリント基板８の配線９が形成された面に
設けられた絶縁層、３２はこの絶縁層３１の上面に形成
された金属層である。
【００１９】図１(a) は、能動層４が形成された基板１
を下側にした状態でのバンプ配線２を有する半導体装置
（チップ）の一例を示しており、図１(b) は図１(a) の
Ａ−Ａ′線での断面図を示す。そして、図１のような構
成を有するフリップチップを、予めＳｎからなる配線９
や接着剤１０を加工した、ＴＡＢテープまたはプリント
基板８に熱圧着等で実装すると、図２に示されるような
構造が得られる。なお、図２(b) では、構成を分かりや
すくするために、絶縁層３１と金属層３２の記載が省略
されている。
【００２０】次に、図１のような半導体装置の製造方法
を、図３の工程断面図を用いて説明する。まず、図３
(a) に示すように、基板１上にイオン注入等の周知の方
法でトランジスタ部（４〜７）を形成する。
【００２１】次にリソグラフィ技術で、バンプ配線を行
う部分、及び金属壁３を形成すべき場所を除くような形
状となるように、レジスト１１のパターン転写を行い、
続いてメッキ用給電層１２をスパッタ法等で堆積すると
図３(b) のようになる。ここで、メッキ用給電層１２
は、電気を流してメッキ成長を行うためのものであり、
ＡｕやＷ等の導電性膜が用いられる。
【００２２】次にメッキを成長させない部分にレジスト
１３をパターン転写し、続いてメッキ成長を行い、バン
プ配線２と金属壁３を形成すると図３(c) のようにな
る。このときのメッキ材料としてはＡｕ等を使用する。
【００２３】最後に不要部分となるレジスト１３，メッ
キ用給電層１２の一部，レジスト１１を、Ｏ2 アッシン
グ，プラズマエッチング，Ｏ2 アッシングの順で除去す
ると、図３(d) のようになる。
【００２４】ここで、一般的に半導体装置は図４に示す
ように、ウエハ１８上に多数のチップ１９を配置して製
造するので、チップ分離部１４が必要となる。このチッ
プ分離部１４をエッチングやダイシングによりカットす
ることで、図１(b) に示すチップが得られる。
【００２５】そして、基板１表面にＡｕメッキによって
金属層３０を形成し、次いで、予め配線９や接着剤１０
を加工したＴＡＢテープまたはプリント基板８を熱圧着
等により図３(d) で示した基板に実装し、さらにＴＡＢ
テープまたはプリント基板８の表面に絶縁層３１を設け
た後、基板１、及び絶縁層３１の表面にＡｕ等の金属層
３０，３２をメッキ等によって形成することにより、図
２に示されるような半導体装置を得ることができる。な
お、上記接着剤１０としては、半導体装置が熱劣化しな
い３００°Ｃぐらいの低い温度で溶融するＡｕＳｎのよ
うな材料が用いられる。
【００２６】上記のような構造を有する本実施の形態
１．によれば、能動層４が形成された領域の空洞部２０
は、外部と完全に遮断され密封状態となるために、湿気
や不純物イオン等の汚染源から配線や素子を保護するこ
とができ、チップの劣化防止と信頼性向上を図ることが
できる。
【００２７】また、チップ周囲を囲む壁は、電気的にフ
ローティングとなっており、さらにチップ上面，及び下
面は金属層３０，３２によってその大部分が覆われる構
造となっているため、外部からのノイズの侵入や、外部
へのノイズの発生を効果的に防止することができる。さ
らに、一般的な高周波回路で用いるパッケージに比べ
て、簡単な構造で電磁シールド効果が得られるために、
装置を安価に製造することができ、さらに小型化を図る
こともできる。
【００２８】実施の形態２．次に本実施の形態２．によ
る半導体装置について説明する。図１(b) に示したよう
な構造の半導体装置では、能動層４表面に電極等を作成
するために基板面に凹凸が生じたり、また、スパッタに
よりバンプ電極２を形成する際の開口部面積の違い等に
よって、バンプ配線２や金属壁３の高さが一定にならな
いことがある。このため、図２のようにＴＡＢテープま
たはプリント基板８の配線パターン９を接着剤１０を用
いてバンプ電極２と熱圧着しても完全には接着しない場
合が生じることがあり、このような場合には、封止が充
分ではなくなる可能性が生じる。そこで、このような不
具合を解消するために、本実施の形態２．では、接着剤
として用いられるＡｕＳｎを、図１の半導体装置の接着
部分の高さのバラツキの最大値よりも多めに積層するよ
うにしている。
【００２９】図５の構造は、図３(c) の製造工程のメッ
キ成長後に、レジスト１３を選択的に除去した後、全面
にＡｕＳｎメッキを成長することで得られる。このＡｕ
Ｓｎメッキ層１５は、そのＡｕＳｎ組成をＡｕＳｎ共晶
比に設定することで、Ａｕからなるバンプ電極２と、Ｓ
ｎからなる配線９とを接続する際に、熱圧着時のリフロ
ーによる変形を低く抑えて、チップ内で電極２が短絡す
る等の問題を防止することができる。
【００３０】実施の形態３．次に本実施の形態３．によ
る半導体装置について説明する。上記実施の形態１．ま
たは実施の形態２．では、ＴＡＢテープまたはプリント
基板８に貫通孔８ａを設けて配線９を電極２と接続する
ようにしたが、このような構成では、ＴＡＢテープまた
はプリント基板８の加工が必要であり、また、配線のレ
イアウトが難しく、製造コストがかかる。また、上記貫
通孔８ａを設けているため、該部分の電磁シールド効果
を充分にすることが困難な場合もある。
【００３１】そこで本実施の形態３．では、図６に示す
ように、ＴＡＢテープまたはプリント基板８のチップ面
側のみに配線９を設け、金属壁３が当接する部分には絶
縁性樹脂１６を設けるようにしたものである。また、上
記ＴＡＢテープまたはプリント基板８のチップとは反対
側の面には、全面に金属層３３が設けられている。
【００３２】このような構成とすることにより、ＴＡＢ
テープまたはプリント基板８の設計の自由度が増し、ま
た絶縁層の形成も不要となり、従って上記実施の形態
１．又は２．に比べて製造コストの低下を図ることがで
きる。さらに、貫通孔をなくすることで、電磁シールド
効果を強化することができる。
【００３３】実施の形態４．次に本実施の形態４．によ
る半導体装置について説明する。本実施の形態４．は、
上記実施の形態１．ないし３．の構造において、チップ
封止する際に、不活性ガス雰囲気中で封止処理を行うこ
とで、チップ内部の空洞部２０を窒素やアルゴン等の不
活性ガスで充填するようにした点が特徴である。このよ
うにすることで、半導体装置の信頼性をさらに高めるこ
とができる。
【００３４】実施の形態５．次に本実施の形態５．によ
る半導体装置について説明する。本実施の形態５．は、
上記実施の形態１．ないし３．の構造において、空洞部
２０をフッ素系樹脂やポリイミド等の樹脂で充填するよ
うにした点が特徴である。
【００３５】本実施の形態５．においては、図７に示す
ように、上記実施の形態１．ないし３．における各半導
体装置の空洞を、それぞれフッ素系樹脂、又はポリイミ
ド等の樹脂４０で充填した構成とすることにより、高い
信頼性を得ることができるものである。特に、実施の形
態２．や実施の形態３．の構成においては、スルーホー
ル８ａの部分で封止が不充分となる可能性があるが、こ
のような場合においても高い密封効果を得ることができ
るものである。
【００３６】このような封止構造を得るには、図７(a)
の場合を例にとって説明すると、図３(b) において、メ
ッキ用給電層１２を形成するために用いたレジスト１１
としてポリイミド樹脂を用い、図３(c) において、レジ
スト１３とその直下のメッキ給電層１２の一部のみを除
去し、バンプ電極２間、及びバンプ電極２と金属壁３と
の間にポリイミド樹脂を残存させることにより、これを
実現することができる。
【００３７】また、図３(d) の工程の後で、ポリイミド
樹脂をスピンコートし、ベーキング、エッチバックする
ことにより、バンプ電極２の上部の高さに合わせて樹脂
を充填することによっても、図７(a) に示したような構
造を得ることができる。
【００３８】実施の形態６．次に本実施の形態６．によ
る半導体装置について説明する。本実施の形態６．は、
上記実施の形態１．〜３．、及び実施の形態５．の各構
造を有する半導体装置において、図８(a) 〜(f) に示さ
れるように、基板１側の表面、及び金属壁３側面も含め
て、樹脂１７により覆うようにした点が特徴である。
【００３９】このような構造とすることにより、半導体
装置の封止を完全なものとすることができるとともに、
トランジスタ部への外的応力による衝撃を緩和すること
ができる効果をも得ることができるようになる。
【００４０】実施の形態７．次に本実施の形態７．によ
る半導体装置について説明する。一般的に、チップ封止
時に、異物が混入した場合、これを外部から観察できな
いと、半導体装置の稼働時に不良が発生し、多大な損失
を生じることがあり、これは是非とも避ける必要があ
る。そこで、本実施の形態７．は、上記実施の形態１．
ないし６．の構成において、ＴＡＢテープまたはプリン
ト基板８の材料を、透明な材質のものとしたものであ
る。
【００４１】このような構造とすることにより、各実施
の形態において、ＴＡＢテープまたはプリント基板８の
表面に金属層を形成する前の段階において、観察検査に
より異物混入品を発見し、これを排除することが可能に
なり、半導体装置出荷後に不良が生じて損失が生ずるこ
とを防ぐことができる。
【００４２】なお、上記各実施の形態では、基板１の、
能動層４が形成された側とは反対側の表面にのみ金属層
３０を設けるようにしたが、金属壁３と連続するよう
に、基板１の側面部分にも金属層を形成するようにして
もよく、このようにすることで、より一層電磁シールド
効果を高めることができる。
【００４３】また、上記実施の形態５．では、チップ内
部の空洞を、フッ素系樹脂、又はポリイミド等の樹脂を
用いて充填するようにしたが、オレフィン系の樹脂や、
ＳＯＧ(Spin On Glass) を用いるようにしてもよく、同
様の効果を奏する。
【００４４】また、上記各実施の形態では、トランジス
タ部にバンプ配線を配置した構造の半導体装置を例にと
って説明したが、ＩＣの入出力用のバンプ配線を配置し
た構造の半導体装置であってもよく、同様に適用するこ
とができる。
【００４５】
【発明の効果】以上のように、本発明に係る半導体装置
によれば、その片側面に高周波回路が形成された回路基
板と、上記回路基板の他方の片側面全面に形成された第
１の金属層と、上記回路基板の上記高周波回路が形成さ
れた面に配置され、上記高周波回路と電気的に接続する
バンプ配線と、上記回路基板の上記高周波回路が形成さ
れた面に、上記高周波回路を囲むようにして設けられた
金属壁と、その片側面に上記バンプ配線に対応して配置
された配線を有し、上記回路基板上に積層して、上記配
線と上記バンプ配線とが電気的に接続されるとともに、
上記金属壁と当接して上記高周波回路が形成された領域
を封止する配線用基板と、上記配線用基板の他方の片側
面全面に形成された第２の金属層とを備えたものとした
から、高周波回路で使用しても十分な電磁シールド効果
が得られ、しかも従来のセラミックパッケージを用いる
よりも製造コストを大幅に安価にすることができるとい
う効果がある。
【００４６】また、上記バンプ配線と配線、及び金属壁
と上記配線用基板との間に、バンプ配線及び金属壁の高
さの違いを緩衝するための金属層を設けるようにしたの
で、基板面の凹凸や、バンプ配線，金属壁の製造ばらつ
き等があっても、確実に封止構造が得られるという効果
がある。
【００４７】また、上記配線用基板の片側面に形成され
た配線を、該配線を上記バンプ配線と当接させることに
より上記バンプ配線と電気的に接続するものとし、上記
金属壁と上記配線用基板の片側面に形成された配線とが
当接する部分に絶縁層を設けるようにすることで、配線
用基板から貫通孔を排除でき、電磁シールド効果を一層
向上することができるとともに、配線用基板に形成され
る配線のレイアウトの自由度が向上するという効果が得
られる。
【００４８】また、上記回路基板，配線用基板，金属壁
によって封止された空間に不活性ガスで充填する、ある
いは上記回路基板，配線用基板，金属壁によって封止さ
れた空間を絶縁性樹脂で充填することで、素子の劣化が
防止され、より信頼性を向上することができるという効
果がある。
【００４９】また、上記配線用基板，及び金属壁側面を
覆うように樹脂を設けることで、封止を一層確実なもの
とできるとともに、物理的な衝撃から素子を保護するこ
とができる効果が得られる。
【００５０】また、上記配線用基板に透明な材質のもの
を用いることにより、チップ封止時に異物等が混入する
のを確認することが可能となり、製品出荷後に異物等の
混入による動作不良が生じることを防止することがで
き、製品の信頼性を向上することができる効果が得られ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１．による半導体装置
に用いられる金属壁の構成を説明するための斜視図、及
びこの斜視図のＡ−Ａ’線における断面図である。
【図２】 上記実施の形態１．による半導体装置の斜視
図、平面図、及び断面図である。
【図３】 上記実施の形態１．による半導体装置の製造
方法の一例を示す図である。
【図４】 上記実施の形態１．による半導体装置のウエ
ハ状態での様子を説明するための図である。
【図５】 この発明の実施の形態２．による半導体装置
の断面図である。
【図６】 この発明の実施の形態３．による半導体装置
の断面図である。
【図７】 この発明の実施の形態５．による半導体装置
の断面図である。
【図８】 この発明の実施の形態６．による半導体装置
の断面図である。
【図９】 従来の半導体装置の断面図である。
【符号の説明】
１ 基板、２ バンプ配線、３ 金属壁、４ 能動層、
５ ソース、６ ゲート、７ ドレイン、８ ＴＡＢテ
ープ又はプリント基板、８ａ スルーホール、９ 配
線、１０ 接着剤、１５、ＡｕＳｎメッキ層、１６ 絶
縁性樹脂、１７樹脂、２０ 空洞部、３０，３２ 金属
層、３１ 絶縁層。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 その片側面に高周波回路が形成された回
    路基板と、 上記回路基板の他方の片側面全面に形成された第１の金
    属層と、 上記回路基板の上記高周波回路が形成された面に配置さ
    れ、上記高周波回路と電気的に接続するバンプ配線と、 上記回路基板の上記高周波回路が形成された面に、上記
    高周波回路を囲むようにして設けられた金属壁と、 その片側面に上記バンプ配線に対応して配置された配線
    を有し、上記回路基板上に積層して、上記配線と上記バ
    ンプ配線とが電気的に接続されるとともに、上記金属壁
    と当接して上記高周波回路が形成された領域を封止する
    配線用基板と、 上記配線用基板の他方の片側面全面に形成された第２の
    金属層とを備えたことを特徴とする半導体装置。
  2. 【請求項２】 請求項１の半導体装置において、 上記配線用基板として、ＴＡＢテープまたはプリント基
    板を用いることを特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 上記配線用基板の片側面に形成された配線は、該基板に
    設けられた貫通孔を介して上記バンプ配線と接続するも
    のであり、 上記第２の金属層は、上記配線上に絶縁層を介して配置
    されていることを特徴とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置において、 上記バンプ配線と配線、及び金属壁と上記配線用基板と
    の間に、バンプ配線及び金属壁の高さの違いを緩衝する
    ための金属層を設けたことを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、 上記配線用基板の片側面に形成された配線は、該配線を
    上記バンプ配線と当接させることにより上記バンプ配線
    と電気的に接続するものであり、 上記金属壁と上記配線用基板の片側面に形成された配線
    とが当接する部分に絶縁層が設けられていることを特徴
    とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、 上記回路基板，配線用基板，金属壁によって封止された
    空間を不活性ガスで充填したことを特徴とする半導体装
    置。
  7. 【請求項７】 請求項１記載の半導体装置において、 上記回路基板，配線用基板，金属壁によって封止された
    空間を絶縁性樹脂で充填したことを特徴とする半導体装
    置。
  8. 【請求項８】 請求項１記載の半導体装置において、 上記配線用基板，及び金属壁側面を覆う樹脂を設けたこ
    とを特徴とする半導体装置。
  9. 【請求項９】 請求項１記載の半導体装置において、 上記配線用基板に透明な材質のものを用いることを特徴
    とする半導体装置。
JP8183902A 1996-07-15 1996-07-15 半導体装置 Pending JPH1032223A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8183902A JPH1032223A (ja) 1996-07-15 1996-07-15 半導体装置
US08/792,731 US5869903A (en) 1996-07-15 1997-01-31 Sealed semiconductor device including opposed substrates and metal wall
KR1019970004100A KR980012297A (ko) 1996-07-15 1997-02-12 반도체 장치
DE19713186A DE19713186A1 (de) 1996-07-15 1997-03-27 Halbleitervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8183902A JPH1032223A (ja) 1996-07-15 1996-07-15 半導体装置

Publications (1)

Publication Number Publication Date
JPH1032223A true JPH1032223A (ja) 1998-02-03

Family

ID=16143819

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8183902A Pending JPH1032223A (ja) 1996-07-15 1996-07-15 半導体装置

Country Status (4)

Country Link
US (1) US5869903A (ja)
JP (1) JPH1032223A (ja)
KR (1) KR980012297A (ja)
DE (1) DE19713186A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211934B2 (en) 2003-01-07 2007-05-01 Hitachi, Ltd. Electronic device and method of manufacturing the same
JP2019080046A (ja) * 2017-10-24 2019-05-23 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． プリント基板、半導体パッケージ及び半導体パッケージの製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150185A (ja) * 1997-11-14 1999-06-02 Nippon Steel Corp 半導体装置及びその製造方法
US6057600A (en) * 1997-11-27 2000-05-02 Kyocera Corporation Structure for mounting a high-frequency package
JP2000223653A (ja) * 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
US6001673A (en) * 1999-02-11 1999-12-14 Ericsson Inc. Methods for packaging integrated circuit devices including cavities adjacent active regions
JP3650008B2 (ja) * 2000-09-04 2005-05-18 三洋電機株式会社 Ｍｏｓｆｅｔを用いた保護回路装置およびその製造方法
JP4095049B2 (ja) * 2004-08-30 2008-06-04 シャープ株式会社 電極気密封止を用いた高信頼性半導体装置
US7262498B2 (en) * 2004-10-19 2007-08-28 Hewlett-Packard Development Company, L.P. Assembly with a ring and bonding pads formed of a same material on a substrate
US7456479B2 (en) * 2005-12-15 2008-11-25 United Microelectronics Corp. Method for fabricating a probing pad of an integrated circuit chip
US7749887B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
DE102008021620A1 (de) * 2008-04-30 2009-11-05 Osram Opto Semiconductors Gmbh Strahlung emittierender Dünnfilm-Halbleiterchip und Verfahren zur Herstellung eines Strahlung emittierenden Dünnfilm-Halbleiterchips
JP6143104B2 (ja) * 2012-12-05 2017-06-07 株式会社村田製作所 バンプ付き電子部品及びバンプ付き電子部品の製造方法
DE102021129113A1 (de) * 2021-11-09 2023-05-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip und halbleiterbauteil

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349246A (ja) * 1989-07-17 1991-03-04 Hitachi Ltd 半導体集積回路装置
JPH03268340A (ja) * 1990-03-16 1991-11-29 Hitachi Ltd 半導体装置
US5175611A (en) * 1990-06-22 1992-12-29 Watkins-Johnson Company Microwave integrated circuit package to eliminate alumina substrate cracking
US5117068A (en) * 1990-08-17 1992-05-26 Watkins-Johnson Company Surface mount package for R.F. devices
DE69325065T2 (de) * 1992-10-02 1999-10-28 Matsushita Electric Industrial Co., Ltd. Halbleitervorrichtung, Bildabtastvorrichtung und Verfahren zu ihrer Herstellung
JPH06236903A (ja) * 1993-02-09 1994-08-23 Toshiba Corp 半導体装置
US5451818A (en) * 1994-03-18 1995-09-19 Trw Inc. Millimeter wave ceramic package
JP3357220B2 (ja) * 1995-07-07 2002-12-16 三菱電機株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211934B2 (en) 2003-01-07 2007-05-01 Hitachi, Ltd. Electronic device and method of manufacturing the same
JP2019080046A (ja) * 2017-10-24 2019-05-23 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． プリント基板、半導体パッケージ及び半導体パッケージの製造方法

Also Published As

Publication number Publication date
DE19713186A1 (de) 1998-01-29
US5869903A (en) 1999-02-09
KR980012297A (ko) 1998-04-30

Similar Documents

Publication Publication Date Title
US10224294B2 (en) Semiconductor device
US6951773B2 (en) Chip packaging structure and manufacturing process thereof
US6114635A (en) Chip-scale electronic component package
US7683478B2 (en) Hermetic seal and reliable bonding structures for 3D applications
US6822324B2 (en) Wafer-level package with a cavity and fabricating method thereof
CN110098130B (zh) 一种系统级封装方法及封装器件
KR20080101662A (ko) 반도체장치 및 그 제조방법
JPH1032223A (ja) 半導体装置
US9275982B2 (en) Method of forming interconnection structure of package structure
US11183483B2 (en) Multichip module and electronic device
TW201946245A (zh) 半導體封裝體及包含半導體封裝體之裝置
JP4093018B2 (ja) 半導体装置及びその製造方法
US20100038776A1 (en) Miniature microwave package and process for fabricating the package
KR100594716B1 (ko) 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법
JP3547303B2 (ja) 半導体装置の製造方法
JPH11261010A (ja) 半導体装置及びその製造方法
JPS5988864A (ja) 半導体装置の製造方法
KR100805503B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자기기
EP0525651B1 (en) Package structure for one or more IC chips
JP2000269384A (ja) マイクロ波・ミリ波回路装置及びその製造方法
TWI870142B (zh) 封裝結構
US20250096153A1 (en) Electronic package and manufacturing method thereof
TWI585869B (zh) 半導體封裝結構及其製法
JP2006294826A (ja) 半導体装置および半導体装置の製造方法
EP0431261A1 (en) Integrated circuit package with cap and device of the same material