JPH09167777A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH09167777A
JPH09167777A JP7347688A JP34768895A JPH09167777A JP H09167777 A JPH09167777 A JP H09167777A JP 7347688 A JP7347688 A JP 7347688A JP 34768895 A JP34768895 A JP 34768895A JP H09167777 A JPH09167777 A JP H09167777A
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JP
Japan
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insulating film
semiconductor substrate
opening
region
layer
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JP7347688A
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Hiroshi Naruse
宏 成瀬
Hiroyuki Sugaya
弘幸 菅谷
Hidenori Zaihara
英憲 材原
Yoshiaki Baba
嘉朗 馬場
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions

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  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 絶縁膜の開口部エッジ領域に微小欠陥（積層
欠陥）やファセットが発生しても、接合リーク電流を十
分に抑制できるような素子構造を持つ半導体装置及びそ
の製造方法を提供する。 【解決手段】第１導電型の半導体基板１上に、この半導
体基板が露出した開口部を有する絶縁膜２と、この開口
部内において前記半導体基板上に選択的にエピタキシャ
ル成長された第２導電型の半導体層３と、前記半導体層
と前記絶縁膜の前記開口部端部との境界の上及びその境
界近傍下の前記半導体基板の表面領域に形成された第２
導電型の不純物拡散領域１１とを備えている。前記半導
体層の微小欠陥やファセットが形成され易い領域に微小
欠陥やファセットが発生してもこの不純物拡散領域１１
が接合リーク電流を抑制することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、選択エピタキシャ
ル成長もしくは非選択エピタキシャル成長により形成さ
れた半導体層を半導体基板上に設けた半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、バイポーラ素子のベース層やＣＭ
ＯＳ素子のソース／ドレイン領域、チャネル領域などの
デバイス活性領域に低温エピタキシャル成長法を用いて
浅い接合を形成することにより、高速化、高集積化を実
現するデバイスが提案され実用化の途上にある。図１９
は、従来のバイポーラ素子が形成された半導体基板の断
面図、図２０は、従来の半導体層の欠陥を説明する表面
にシリコン層を選択成長させた半導体基板の断面図であ
る。ｎ型シリコン半導体基板１上に膜厚１００ｎｍ程度
のＳｉＯ2 膜などからなる絶縁膜２を形成する。その
後、絶縁膜２のベース領域が形成される領域に開口部２
１を開ける。絶縁膜種としては選択エピタキシャル成長
が容易な材料を選ぶ必要があり、例えば、ＳｉＯ2 膜が
適当である。開口部を形成するためのエッチングは、異
方性エッチングを用いることにより、パターン変換差を
抑制できるが、ＲＩＥ（Reactive Ion Etching) 等を用
いる場合は半導体基板中にダメージが発生するのでダメ
ージ層をウェットエッチング等で取り除く必要がある。
次に、半導体基板１上の開口部２１にボロン（Ｂ）をド
ープした選択エピタキシャル成長による半導体層３を形
成したものである。
【０００３】膜厚は５０〜７０ｎｍ程度、ボロン濃度は
５〜７×１０18atmos/cm3 程度が望ましい。また、成長
温度としては７００℃程度の低温で行うことにより急峻
なベースプロファイルを形成することが実現できる。成
長ガスとしては、ＳｉＨ2 Ｃ１2 もしくはＳｉＨ4 ＋Ｈ
Ｃｌのガス系を用いることにより選択成長層を成長させ
ることができる。選択エピタキシャル成長層のエッジ部
の形状としてはファセットの発生しない構造が望まし
い。次に、ｐ型不純物を高濃度にドープした多結晶シリ
コン半導体層５とＣＶＤ(Chemical Vapour Deposition)
法などによる絶縁膜（ＣＶＤＳｉＯ2 膜）６とを積層
し、この積層体を異方性エッチングにより選択エピタキ
シャル成長層３と多結晶シリコン半導体層５とがオーバ
ーラップするようにパターニングを行う。この工程によ
りパターニングされたｐ型多結晶シリコン半導体層５は
ベースの引き出し電極として用いるが寄生抵抗を低減す
る必要性から低抵抗であることが望ましい。次に、ＣＶ
Ｄ法などによりＳｉＯ2 絶縁膜を成長させた後、全面を
異方性エッチングすることによりｐ型多結晶シリコン半
導体層５と絶縁膜６の積層体パターンの側壁にＳｉＯ2
絶縁膜７を形成する。この側壁絶縁膜７は、ベース電極
とエミッタ電極を分離する役割と同時に、エミッタ寸法
を決定する役割を持つている。
【０００４】例えば、パターンの開口部２１の開口幅を
０．５μｍとした場合、側壁絶縁膜７の膜厚を０．１５
μｍとすることにより、エミッタ開口部２１の開口幅を
０．２μｍ程度にすることができる。次に、開口部２１
にｎ型多結晶シリコン半導体層８を形成し、その後１０
００℃、Ｎ2 、２０sec 程度の条件で熱処理を行うこと
によりｎ型エミッタ拡散領域３１を形成する。多結晶シ
リコン半導体層８は、エミッタ電極（Ｅ）として用いら
れる。ｐ型選択エピタキシャル層３は、ベース領域とし
て用いられる。多結晶シリコン半導体層５は、外部ベー
ス電極として用いられる。絶縁膜２、６にはそれぞれ下
地層が露出するように開口部を開き、この下地と接触す
るように金属電極９、１０を形成する。金属電極９は、
ベース引き出し電極（Ｂ）として用いられ、金属電極１
０は、コレクタ引き出し電極（Ｃ）として用いられる。
【０００５】
【発明が解決しようとする課題】このような薄いエピタ
キシャル層を活性領域とするデバイスを実用化する際の
問題として、エピタキシャル成長パターンのエッジ領域
において発生する微小欠陥に起因する接合リーク不良が
あげられる。例えば、図２０に示すように、ｎ型半導体
基板１上に形成した絶縁膜２の開口部２１に選択エピタ
キシャル成長法によりｐ型半導体層３を成長させると、
絶縁膜２の開口パターンエッジ形状や絶縁膜と半導体層
との界面に発生する熱応力等により、絶縁膜２の開口パ
ターンエッジ領域に微小欠陥（積層欠陥）３２が発生
し、この欠陥３２がエピタキシャル半導体層／半導体基
板界面のリーク箇所３３に接合リーク電流を増加させ、
集積回路の製造歩留まりを大幅に低下させる。また、選
択エピタキシャル成長すると、半導体層にファセットが
発生するが、この場合も選択エピタキシャル成長層パタ
ーンエッジ領域における成長膜厚が薄くなるためにエピ
タキシャル成長層／半導体基板間で接合リークが発生し
易いという問題がある。本発明は、このような問題を解
決するために、絶縁膜の開口部エッジ領域に微小欠陥
（積層欠陥）やファセットが発生しても、接合リーク電
流を十分に抑制できるような素子構造を持つ半導体装置
及びその製造方法を提供する。
【０００６】
【課題を解決するための手段】本発明は、半導体層の微
小欠陥やファセットが形成され易い領域に微小欠陥やフ
ァセットが発生しても接合リーク電流を抑制することが
できるリーク電流防止手段を半導体基板に設けたことを
特徴とする。また、本発明は、選択もしくは非選択エピ
タキシャル成長層をデバイス活性領域として利用する場
合において、半導体基板上のエピタキシャル成長層パタ
ーンエッジ領域に予め選択もしくは非選択エピタキシャ
ル層と同じ導電型で且つエピタキシャル成長層／半導体
基板界面より深い部分に接合を持つ不純物拡散領域を前
記半導体基板の表面領域に形成することを特徴としてお
り、この不純物拡散領域がエピタキシャル成長層パター
ンエッジ領域を保護し、そこに生ずる微小欠陥やファセ
ット起因の接合リーク不良を低減する。また、前記不純
物拡散領域を形成する手段として、絶縁膜の開口部に前
記不純物拡散領域と同じ導電型の不純物を含んだ絶縁膜
を形成し、これを拡散源としてエピタキシャル成長層と
同じ導電型の不純物拡散を行うことを特徴とする。請求
項１の発明は、半導体装置において、第１導電型の半導
体基板と、前記半導体基板上に形成され、この半導体基
板が露出した開口部を有する絶縁膜と、この開口部内に
おいて前記半導体基板上に選択的にエピタキシャル成長
された第２導電型の半導体層とを備え、前記半導体層の
微小欠陥やファセットが形成され易い領域に微小欠陥や
ファセットが発生しても接合リーク電流を抑制すること
ができる手段を設けたことを特徴とする。
【０００７】請求項２の発明は、半導体装置において、
第１導電型の半導体基板と、前記半導体基板上に形成さ
れ、この半導体基板が露出した開口部を有する絶縁膜
と、この開口部内において前記半導体基板上に選択的に
エピタキシャル成長された第２導電型の半導体層と、前
記半導体層と前記絶縁膜の前記開口部端部との境界の上
及びその境界近傍下の前記半導体基板の表面領域に形成
された第２導電型の不純物拡散領域とを備えていること
を特徴とする。請求項３の発明は、半導体装置におい
て、第１導電型の半導体基板と、前記半導体基板上に形
成され、この半導体基板が露出した開口部を有する絶縁
膜と、この開口部内の前記半導体基板上及び前記絶縁膜
の上にエピタキシャル成長された第２導電型の半導体層
と、前記半導体層と前記絶縁膜の前記開口部端部との境
界の上及びその境界近傍下の前記半導体基板の表面領域
に形成された第２導電型の不純物拡散領域とを備え、前
記半導体層は前記半導体基板上では単結晶であり、前記
絶縁膜上では多結晶であることを特徴とする。請求項４
の発明は、請求項２又は請求項３に記載の半導体装置に
おいて、前記絶縁膜の前記開口部には第２導電型の不純
物が含まれている側壁絶縁膜が形成されていることを特
徴とする。請求項５の発明は、請求項２乃至請求項４の
いづれかに記載の半導体装置において、前記不純物拡散
領域の不純物濃度は、前記半導体基板の不純物濃度より
高いことを特徴とする。
【０００８】請求項６の発明は、半導体装置の製造方法
において、第１導電型の半導体基板上に形成された第１
の絶縁膜にこの半導体基板主面が露出した開口部を形成
する工程と、前記絶縁膜の前記開口部の側壁に第２導電
型不純物が含まれている第２の絶縁膜を形成する工程
と、前記第２の絶縁膜内の前記第２導電型不純物を拡散
して、前記半導体基板の表面領域に第２導電型の不純物
拡散領域を形成する工程と、前記開口部内の前記半導体
基板上に第２導電型の半導体層をエピタキシャル成長さ
せる工程とを備えていることを特徴とする。請求項７の
発明は、半導体装置の製造方法において、第１導電型の
半導体基板上に形成された第１の絶縁膜にこの半導体基
板主面が露出した開口部を形成する工程と、前記絶縁膜
の前記開口部の側壁に第２導電型不純物が含まれている
第２の絶縁膜を形成する工程と、前記第２の絶縁膜内の
前記第２導電型不純物を拡散して、前記半導体基板の表
面領域に第２導電型の不純物拡散領域を形成する工程
と、前記第１の絶縁膜上及び前記開口部内の前記半導体
基板上に第２導電型の半導体層をエピタキシャル成長さ
せる工程とを備え、前記半導体層は前記半導体基板上に
は単結晶が形成され、前記第１の絶縁膜の上には多結晶
が形成されていることを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、図１及至図３を参照して第
１の発明の実施の形態を説明する。図１及び図２は、半
導体基板の断面図及び平面図、図３は、バイポーラトラ
ンジスタが形成された半導体基板の断面図である。図２
のＡ−Ａ′線に沿う部分の断面図が図１である。図１
は、ｎ型シリコン半導体基板上に形成した絶縁膜開口部
に、低温選択エピタキシャル成長法によりｐ型半導体層
を形成した構造の半導体装置である。まず、不純物濃度
が１×１０16〜１×１０17ｃｍ-3程度のｎ型シリコン半
導体基板１の上に絶縁膜２を形成する。次に、ボロン
（Ｂ）などのｐ型不純物をイオン注入法などで半導体基
板１の表面領域に注入し熱拡散などにより拡散してこの
領域に不純物濃度が１×１０18ｃｍ-3程度を越えるｐ型
不純物拡散領域１１を形成する。このｐ型不純物拡散領
域１１の拡散幅は０．５〜１．０μｍ程度であり拡散深
さは半導体基板１の表面から３００〜５００ｎｍ程度で
ある。次に、絶縁膜２の上にフォトレジスト（図示せ
ず）を被覆しこれをパターニングする。パターニングさ
れたフォトレジストをマスクとしてＲＩＥ(Reactive Io
n Etching)などのエッチングを行ない絶縁膜２に開口部
２１を形成する。
【００１０】この開口部２１は、その底部のエッジがｐ
型不純物拡散領域１１の上に配置されるように形成す
る。絶縁膜厚は、１００ｎｍ程度が適当であり、絶縁膜
種は、選択エピタキシャル成長層が成長し易い材料を選
ぶ必要があるのでＳｉＯ2 膜などが適当である。エッチ
ングは異方性エッチングを用いることによりパターン変
換差を抑制できるがＲＩＥ等を用いる場合半導体基板中
にダメージが発生することがあるので、このダメージ層
をウェットエッチング等で取り除く必要がある。この絶
縁膜２の開口部２１に囲まれた半導体基板１の上に膜厚
５０〜７０ｎｍ程度の単結晶のｐ型シリコン半導体層３
を選択的にエピタキシャル成長させる。成長温度は、７
００℃程度の低温で行う。以下、このシリコン半導体層
３は選択エピタキシャル成長層という。選択エピタキシ
ャル成長層３は開口部２１の半導体基板１上のみに成長
し、その底部のエッジはｐ型不純物拡散領域１１内の上
に位置している。この実施例では開口部２１のエッジか
ら選択エピタキシャル成長層３の下に存在する拡散領域
１１のエッジまでの距離ｘは約０．５μｍである。
【００１１】この様に選択エピタキシャル成長層３パタ
ーンのエッジ部が全てｐ型不純物拡散領域１１パターン
内に収められるように形成されているため、選択エピタ
キシャル成長層３のパターンエッジ領域に微小欠陥やフ
ァセットなどが発生しても、このパターンエッジ領域の
エピタキシャル成長層／半導体基板界面は半導体基板中
のｐ型不純物拡散領域１１が形成する接合で保護されて
おり、接合リークとしては検出されない。また、図３
は、図１に示された選択エピタキシャル成長層３をベー
ス領域にしてバイポーラトランジスタを形成した例を示
している。選択エピタキシャル成長層３が形成されるま
ではこの図と同じなので説明を省略する。選択エピタキ
シャル成長層３を形成してから、絶縁膜２及び選択エピ
タキシャル成長層３の上にＣＶＤ法などによる絶縁膜
（ＣＶＤＳｉＯ2 膜）１２を形成する。この絶縁膜をパ
ターニングしたフォトレジスト（図示せず）をマスクと
して異方性エッチングなどにより下地層が露出する開口
部を形成する。選択エピタキシャル成長層３が露出する
開口部にｎ型多結晶シリコン半導体層８１を形成し、そ
の後１０００℃、Ｎ2 、２０ｓｅｃ程度の条件で熱処理
を行うことによりこの半導体層８１の不純物が拡散して
ｎ型エミッタ領域３１が形成される。
【００１２】多結晶シリコン半導体層８１は、この半導
体層の上に形成されたアルミニウムなどの金属電極８２
と共にエミッタ電極８（Ｅ）として用いられる。選択エ
ピタキシャル成長層３は、ベース領域として用いられ
る。絶縁膜１２の選択エピタキシャル成長層３が露出す
る他の開口部には、この成長層と接触するようにアルミ
ニウムなどの金属電極９が形成される。金属電極９はベ
ース引き出し電極（Ｂ）として用いられる。絶縁膜１２
の半導体基板１表面が露出する開口部にはこの半導体基
板１の高不純物濃度のコレクタコンタクト領域１８と接
触するようにアルミニウムなどの金属電極１０が形成さ
れる。金属電極９、１０は同じ工程で形成しても良い。
金属電極１０はコレクタ引き出し電極（Ｃ）として用い
られる。この発明の実施の形態では外部ベース拡散領域
をｐ型不純物拡散領域１１が兼用している。この外部ベ
ース拡散領域を絶縁膜の開口部のパターンエッジとオー
バーラップするように形成することにより、工程数の増
加なくベース／コレクタ間の接合リーク電流を抑制する
ことが可能となる。
【００１３】次に、図４を参照して第２の発明の実施の
形態を説明する。図は、二層ポリシリコン層を用いたセ
ルフアライン型バイポーラトランジスタのベース領域を
選択エピタキシャル成長により形成した構成の半導体装
置の断面図である。ｎ型シリコン半導体基板１上に膜厚
１００ｎｍ程度のＳｉＯ2 膜などの絶縁膜２を形成す
る。その後、絶縁膜２のベース領域が形成される領域に
開口部を形成する。次に、半導体基板１上の開口部にボ
ロン（Ｂ）をドープした選択エピタキシャル成長による
シリコン半導体層（選択エピタキシャル成長層）３を形
成する。膜厚は５０〜７０ｎｍ程度、ボロン濃度は５〜
７×１０18atmos/cm3程度が望ましい。また、成長温度
としては７００℃程度の低温で行うことにより急峻なベ
ースプロファイルを形成することが実現できる。成長ガ
スとしては、ＳｉＨ2 Ｃ１2 もしくはＳｉＨ4 ＋ＨＣｌ
のガス系を用いることにより選択成長層を成長させるこ
とができる。選択エピタキシャル成長層のエッジ部の形
状としてはファセットの発生しない構造が望ましい。次
に、ｐ型不純物を高濃度にドープした多結晶シリコン半
導体層１３とＣＶＤ法などによる絶縁膜（ＣＶＤＳｉＯ
2膜）１４とを積層し、この積層体を異方性エッチング
により選択エピタキシャル成長層３と多結晶シリコン半
導体層１３とがオーバーラップするようにパターニング
を行う。
【００１４】この積層体は、エミッタ形成領域が露出す
るようにエミッタ開口部が形成されている。この工程に
よりパターニングされたｐ型多結晶シリコン半導体層１
３はベースの引き出し電極として用いるが寄生抵抗を低
減する必要性から低抵抗であることが望ましい。次に、
ＣＶＤ法などによりＳｉＯ2 絶縁膜を成長させた後、全
面を異方性エッチングすることによりｐ型多結晶シリコ
ン半導体層１３と絶縁膜１４の積層体パターンの側壁に
ＳｉＯ2 絶縁膜１５を形成する。この側壁絶縁膜１５
は、ベース電極とエミッタ電極を分離する役割と同時
に、エミッタ寸法を決定する役割を持つ。例えば、積層
体パターンのエミッタ開口部の開口幅を０．５μｍとし
た場合、側壁絶縁膜１５の膜厚を０．１５μｍとするこ
とにより、エミッタ開口部の開口幅を０．２μｍ程度に
することができる次に、エミッタ開口部にｎ型多結晶シ
リコン半導体層８を形成し、その後１０００℃、Ｎ2 、
２０ｓｅｃ程度の条件で熱処理を行うことにより選択エ
ピタキシャル成長層３の表面領域にｎ型エミッタ拡散領
域３１を形成する。また、選択エピタキシャル成長層３
とｐ型多結晶シリコン半導体層１３とがオーバーラップ
する領域の下の半導体基板１の表面領域には、ｐ型不純
物拡散領域１１が形成されている。このｐ型不純物拡散
領域１１の上には、選択エピタキシャル成長層３のパタ
ーンエッジが形成配置されている。
【００１５】多結晶シリコン半導体層８は、エミッタ電
極として用いられる。ｐ型選択エピタキシャル層３は、
ベース領域として用いられる。多結晶シリコン半導体層
１３は、外部ベース電極として用いられる。絶縁膜２、
１４にはそれぞれ下地層が露出するように開口部を開
き、この下地と接触するように金属電極９、１０を形成
する。金属電極９は、ベース引き出し電極として用いら
れ、金属電極１０は、コレクタ引き出し電極として用い
られ、半導体基板１の高不純物濃度のコレクタコンタク
ト領域１８に接続される。この発明の実施の形態の場
合、内部ベースとなる選択エピタキシャル成長層３のパ
ターンと外部ベースとなるｐ型多結晶シリコン半導体層
１３のパターンをオーバーラップさせているが、このｐ
型多結晶シリコン半導体層１３のオーバーラップ部分を
ｐ型不純物の拡散源とすることにより、後の熱処理工程
において半導体基板１中にｐ型不純物拡散領域１１を形
成することができる。このｐ型不純物拡散領域１１は、
結果的に選択エピタキシャル成長層３のパターンエッジ
領域を全て含むようなパターンであるので選択エピタキ
シャル成長層３のパターンエッジ領域に微小欠陥やファ
セット等が発生しても接合リークとしては検出されな
い。
【００１６】このようなｐ型不純物拡散領域１１を形成
することにより、ベース／コレクタ接合面積が増大し、
バイポーラトランジスタの動作性能を劣化させる場合が
あるが、本発明では、選択エピタキシャル成長層３パタ
ーンエッジからｐ型不純物拡散領域１１エッジまでの距
離ｘを２μｍ以下にすることにより、ベース／コレクタ
間の容量の増大を最小限に抑制することができる。次
に、図５乃至図１１を参照して第３の発明の実施の形態
を説明する。図５は、半導体装置が形成された半導体基
板の断面図、図６乃至図１１は、半導体装置の製造工程
断面図である。図５は、二層ポリシリコン層を用いたセ
ルフアライン型バイポーラトランジスタのベース領域を
選択エピタキシャル成長により形成した構成の半導体装
置の断面図である。ｎ型シリコン半導体基板１上に絶縁
膜２を形成する。絶縁膜２のベース領域が形成される領
域には開口部を有する。この開口部側壁には側壁絶縁膜
１６が形成されている。この開口部にボロンをドープし
た選択エピタキシャル成長によるシリコン半導体層（選
択エピタキシャル成長層）３が形成されている。選択エ
ピタキシャル成長層３と絶縁膜２とは、側壁絶縁膜１６
を介して開口部内で対向している。
【００１７】側壁絶縁膜１６は、絶縁膜２の開口部幅を
調整すると共に半導体基板１の表面領域に不純物拡散領
域を形成する際の拡散源となることができる。ボロンな
どｐ型不純物を高濃度にドープした多結晶シリコン半導
体層１３と絶縁膜１４とが積層されており、積層体を構
成している。この積層体は、エミッタ形成領域が露出す
るようにエミッタ開口部が形成されている。ｐ型多結晶
シリコン半導体層１３はベースの引き出し電極として用
いられ、部分的に選択エピタキシャル成長層３と接触し
ている。ｐ型多結晶シリコン半導体層１３と絶縁膜１４
の積層体パターンの側壁にはＳｉＯ2 絶縁膜１５が形成
されている。この側壁絶縁膜１５は、ベース電極とエミ
ッタ電極を分離する。エミッタ開口部には、選択エピタ
キシャル成長層３の表面領域にｎ型エミッタ拡散領域３
１が形成されている。また、選択エピタキシャル成長層
３とｐ型多結晶シリコン半導体層１３とがオーバーラッ
プする領域の下の半導体基板１の表面領域には、ｐ型不
純物拡散領域１１が形成されている。このｐ型不純物拡
散領域１１の上には、選択エピタキシャル成長層３のパ
ターンエッジが配置されている。多結晶シリコン半導体
層８は、エミッタ電極として用いられる。
【００１８】ｐ型選択エピタキシャル層３は、ベース領
域として用いられる。多結晶シリコン半導体層１３は、
外部ベース電極として用いられる。絶縁膜２、１４には
それぞれ下地層が露出するように開口部を開き、この下
地と接触するように金属電極９、１０を形成する。金属
電極９は、ベース引き出し電極として用いられ、金属電
極１０は、コレクタ引き出し電極として用いられ、半導
体基板１のコレクタコンタクト領域１８に接続される。
この発明の実施の形態の場合、内部ベースとなる選択エ
ピタキシャル成長層３のパターンと外部ベースとなるｐ
型多結晶シリコン半導体層１３のパターンをオーバーラ
ップさせている。このｐ型不純物拡散領域１１は、選択
エピタキシャル成長層３のパターンエッジ領域を全て含
むようなパターンであるので選択エピタキシャル成長層
３のパターンエッジ領域に微小欠陥やファセット等が発
生しても接合リークとしては検出されない。このような
ｐ型不純物拡散領域１１を形成することにより、ベース
／コレクタ接合面積が増大し、バイポーラトランジスタ
の動作性能を劣化させる場合があるが、前の発明の実施
の形態の様に選択エピタキシャル成長層３パターンエッ
ジから、ｐ型不純物拡散領域１１エッジまでの距離を２
μｍ以下にすることによりベース／コレクタ間の容量の
増大を最小限に抑制することができる。
【００１９】次に、この発明の実施の形態の半導体装置
の製造方法を図６乃至図１１を参照して説明する。ここ
では選択エピタキシャル成長層のパターンエッジ領域の
下に形成するｐ型不純物拡散領域の面積を最小限に抑制
する手段として用いる側壁絶縁膜にエピタキシャル成長
層と同じ導電型の不純物（ここではｐ型不純物）を含む
ＢＳＧ(Boron Silicate Glass)膜を用いる。この場合、
絶縁膜開口パターン形成後に、ＢＳＧ膜を形成し、ＢＳ
Ｇ膜をｎ型半導体基板が露出するまで異方性エッチング
を行うことにより、絶縁膜開口部側壁のみにＢＳＧ膜を
形成することができる。また、ＢＳＧ膜厚とオーバーエ
ッチング量で決定されるが０．１〜０．２μｍ程度のパ
ターン幅でも容易に自己整合的に形成できるためベース
／コレクタ間の容量の増大を最小限に抑制することがで
きる。ｎ型シリコン半導体基板１の上に絶縁膜２を形成
後、ベースとなる領域に開口部２１を形成する。絶縁膜
厚は、１００ｎｍ程度であり、絶縁膜種としては、選択
エピタキシャル成長がし易い材料を選ぶ、とくにＳｉＯ
2 膜などが適当である。エッチングは、異方性エッチン
グを用いることにより、パターン変換差を抑制できる
が、ＲＩＥ(Reactive Ion Etching)等を用いる場合は、
半導体基板中にダメージが発生するため、このダメージ
層をウェットエッチング等で取り除く必要がある（図
６）。
【００２０】その後、開口部２１も含めて半導体基板１
の絶縁膜２の全面にＢＳＧ膜を形成する。そして、この
ＢＳＧ膜を異方性エッチングによりエッチングする。半
導体基板１が露出した時点でエッチングを止めることに
より、開口部２１の側壁にのみ、ＢＳＧ膜が側壁絶縁膜
１６として残る。ＢＳＧ膜厚としては１００〜２００ｎ
ｍ程度とし、ボロン濃度としては１０21atoms/cm3 程度
が適当である。この処理により約１００〜２００ｎｍ程
度の幅のＢＳＧ側壁１６パターンが形成される。この場
合も、異方性エッチングによるダメージが発生するため
ダメージ層をウェットエッチング等で取り除く必要があ
る。その後、８５０℃、Ｎ2 、３０min程度の熱処理を
行うことにより、ＢＳＧ側壁１６を拡散源として、ボロ
ンが半導体基板１中に拡散し、ｐ型不純物拡散領域１１
が形成される。拡散層幅は、３００〜４００ｎｍ程度で
あり、拡散深さは１００ｎｍ程度である。この熱処理
は、必ずしもこの時点で行う必要はなく、後のエミッタ
拡散工程と共用しても差支えない（図７）。ＢＳＧ側壁
１６が開口部２１に形成された絶縁膜２を有する半導体
基板上にボロンをドープした選択エピタキシャル成長層
３を形成する。膜厚は５０〜７０ｎｍ程度、ボロン濃度
は５〜７×１０18atmos/cm3 程度が好ましい。成長温度
としては、７００℃程度の低温で行うことにより、急峻
なベースプロファイルを実現できる。
【００２１】成長ガスとしては、ＳｉＨ2 Ｃ１2 もしく
はＳｉＨ4 ＋ＨＣ１のガス系を用いることにより、容易
に選択エピタキシャル成長層３を形成することができ
る。選択エピタキシャル成長層３のエッジ部の形状とし
ては、ファセットの発生しない構造が望ましいが、本発
明により、多少のファセットや微小欠陥がエッジ部に発
生しても歩留まりを格別低下させるような問題は発生し
ない（図８）。次に、ｐ型不純物を高濃度にドープした
多結晶シリコン半導体層１３と絶縁膜（ＣＶＤＳｉＯ2
膜）１４の積層体を形成し、この積層体を多結晶シリコ
ン半導体層１３が選択エピタキシャル成長層３とオーバ
ーラップするようにパターンを残して異方性エッチング
を行う。この工程により形成されたｐ型多結晶シリコン
半導体層１３パターンは、ベースの引き出し電極として
用いるが寄生抵抗を低減する必要性から低抵抗であるこ
とが望ましい（図９）。その後、絶縁膜（ＣＶＤＳｉＯ
2 膜）を成長させてから、この全面を異方性エッチング
することにより図９で形成したｐ型多結晶シリコン半導
体層１３と絶縁膜１４とからなる積層体パターンの側壁
に絶縁膜１５を形成する。この側壁絶縁膜１５は、ベー
ス電極とエミッタ電極を分離する役割と同時に、エミッ
タ寸法を決定することができる。
【００２２】例えば、図９で形成する積層体パターンの
開口部（エミッタ開口部）の開口幅を０．５μｍとした
場合、この工程で形成する側壁絶縁膜１５の膜厚を０．
１５μｍとすることにより、エミッタ開口幅を０．２μ
ｍ程度にすることができる（図１０）。その後エミッタ
開口部に、ｎ型多結晶シリコン半導体層８を形成し、そ
の後１０００℃、Ｎ2 、２０sec 程度の熱処理を行うこ
とによりエミッタ領域３１を形成することができる（図
１１）。次に、図１２乃至図１４を参照して第４の発明
の実施の形態を説明する。今までの例は、ｐ型エピタキ
シャル成長層を絶縁膜の開口部に露出する半導体基板表
面のみに選択的に成長させているが、この発明の実施の
形態では、絶縁膜とその開口部内部を含む半導体基板全
面に半導体層を成長させる。この半導体層は、以下、非
選択エピタキシャル成長層という。まず、不純物濃度が
１×１０16〜１×１０17ｃｍ-3程度のｎ型シリコン半導
体基板１の上に膜厚１００ｎｍ程度のＳｉＯ2 などの絶
縁膜２を形成する。次に、ボロンなどのｐ型不純物をイ
オン注入法などで半導体基板１の表面領域に注入し熱拡
散などにより拡散してこの領域に不純物濃度が１×１０
18ｃｍ-3程度を越えるｐ型不純物拡散領域１１を形成す
る。
【００２３】このｐ型不純物拡散領域１１の拡散幅は、
０．５〜１．０μｍ程度であり拡散深さは半導体基板１
の表面から３００〜５００ｎｍ程度である。次に、絶縁
膜２の上にフォトレジスト（図示せず）を被覆しこれを
パターニングする。パターニングされたフォトレジスト
をマスクとしてＲＩＥなどのエッチングを行ない絶縁膜
２に開口部２１を形成する。この開口部２１は、その底
部のエッジがｐ型不純物拡散領域１１の上に配置される
ように形成する。この絶縁膜２の上及び開口部２１に囲
まれた半導体基板１の上に膜厚５０〜７０ｎｍ程度のｐ
型シリコン半導体層１７をエピタキシャル成長させる。
成長温度は、７００℃程度の低温で行う。非選択エピタ
キシャル成長層１７は、開口部２１の半導体基板１上の
みならず、絶縁膜２の上にも成長する。この場合、半導
体基板の上では単結晶が成長し、絶縁膜の上では、多結
晶が成長する。すなわち、この非選択エピタキシャル成
長層１７は、開口部２１内で成長する単結晶シリコン領
域１７１と、絶縁膜２上に形成される多結晶シリコン領
域１７２とから構成されている。開口部２１の底部のエ
ッジはｐ型不純物拡散領域１１内の上に位置している。
そして、非選択エピタキシャル成長層１７は、開口部２
１内には単結晶シリコン領域１７１が形成されている。
【００２４】しかし、単結晶シリコン領域１７１のパタ
ーンのエッジ部が全てｐ型不純物拡散領域１１パターン
内の上に収められるように形成されているのでこのパタ
ーンエッジ領域で多結晶シリコンと基板が接合しても、
開口部パターンエッジ領域のエピタキシャル成長層／半
導体基板界面は半導体基板１中のｐ型不純物拡散領域１
１が形成する接合で保護されており接合リークとしては
検出されない。次に、図１３及び図１４を参照して前記
非選択エピタキシャル成長層１７を利用したバイポーラ
トランジスタを半導体基板に形成した半導体装置を説明
する。図１３及び図１４は、バイポーラトランジスタが
形成された半導体基板の断面図である。ｎ型シリコン半
導体基板１上に膜厚１００ｎｍ程度のＳｉＯ2 膜などの
絶縁膜２を形成する。この絶縁膜２を介して半導体基板
１の表面領域にイオン注入などによりボロンなどの不純
物を注入し拡散してｐ型不純物拡散領域１１を形成す
る。その後、絶縁膜２のベース形成領域に開口部を形成
する。次に、この開口部２１及び絶縁膜２にボロンをド
ープしたエピタキシャル成長によるシリコン半導体層１
７を形成する。シリコン半導体層１７は、開口部２１の
単結晶シリコン領域１７１と絶縁膜２上の多結晶シリコ
ン領域１７２から構成されている。次に、このシリコン
半導体層１７は、所定の形状にパターニングされる。
【００２５】次に、パターニングされたシリコン半導体
層１７の上にＣＶＤ法などによる絶縁膜（ＣＶＤＳｉＯ
2 膜）１４を積層する。この絶縁膜１４は、パターニン
グされエミッタ形成領域が露出するようにエミッタ開口
部が形成され、ここに単結晶シリコン領域１７１が露出
している。このエミッタ開口部の側面には酸化シリコン
などの側壁絶縁膜１５が形成されている。パターニング
されたシリコン半導体層１７の多結晶シリコン領域１７
２はベースの引き出し電極として用いるが寄生抵抗を低
減する必要性から低抵抗であることが望ましい。次に、
エミッタ開口部にｎ型多結晶シリコン半導体層８を形成
し、その後１０００℃、Ｎ2 、２０sec程度の条件で熱
処理を行うことにより単結晶シリコン領域１７１の表面
領域にｎ型エミッタ拡散領域３１を形成する。また、単
結晶シリコン領域１７１と多結晶シリコン領域１７２と
の境界は開口部エッジ部分に形成されるが、この部分の
下の半導体基板１の表面領域にはｐ型不純物拡散領域１
１が配置されている。すなわち、このｐ型不純物拡散領
域１１の上に単結晶シリコン領域１７２のパターンエッ
ジが形成配置されていることになる。多結晶シリコン半
導体層８は、エミッタ電極として用いられる。単結晶シ
リコン領域１７１は、ベース領域として用いられる。多
結晶シリコン領域１７２は、外部ベース電極として用い
られる。
【００２６】絶縁膜２、１４にはそれぞれ下地層が露出
するように開口部を開き、この下地と接触するように金
属電極９、１０を形成する。金属電極９は、ベース引き
出し電極として用いられ、金属電極１０は、半導体基板
１の高不純物濃度のコレクタコンタクト領域１８に接続
され、コレクタ引き出し電極として用いられる。このｐ
型不純物拡散領域１１は、単結晶シリコン領域１７１の
パターンエッジ領域を全て含むようなパターンであるの
で非選択エピタキシャル成長層３のパターンエッジ領域
で多結晶シリコンが基板と接触しても接合リークとして
は検出されない。このようなｐ型不純物拡散領域１１を
形成することにより、ベース／コレクタ接合面積が増大
し、バイポーラトランジスタの動作性能を劣化させる場
合があるが、単結晶シリコン領域１７１のパターンエッ
ジからｐ型不純物拡散領域１１のエッジまでの距離を限
定することにより、ベース／コレクタ間の容量の増大を
最小限に抑制することができる。
【００２７】次に、図１４は、前図の図１３の半導体装
置と同様に非選択エピタキシャル成長層を用いた例であ
る。前図とは、絶縁膜２のベース領域が形成される開口
部にＢＳＧ膜の側壁絶縁膜１６が形成されている点で相
違している。この開口部にボロンをドープした非選択エ
ピタキシャル成長によるシリコン半導体層１７が形成さ
れている。シリコン半導体層１７の単結晶シリコン領域
１７１と絶縁膜２とは、この側壁絶縁膜１６を介して開
口部内で対向している。側壁絶縁膜１６は、絶縁膜２の
開口部幅を調整すると共に半導体基板１の表面領域に不
純物拡散領域を形成する際の拡散源となることができ
る。次に、図１５乃至図１８を参照して本発明の特徴で
あるエピタキシャル成長層のパターンエッジをその上に
のせる不純物拡散領域（図１などの１１）の作用効果を
説明する。図１５と図１６は半導体基板１の上に形成し
た選択エピタキシャル成長層（ｐ型）３であり、ＳｉＯ
2 などの絶縁膜２に被覆されており、いづれもエピタキ
シャル成長層３と半導体基板１とでダイオードを構成し
ている。ダイオードは半導体基板１の表面領域にはｐ型
不純物拡散領域が形成されており、金属電極２９に接続
されている。
【００２８】図１５の半導体基板１にはｐ型不純物拡散
領域２８が形成され、図１６の半導体基板１にはｐ型不
純物拡散領域１１が形成されている。図の様にいづれも
エピタキシャル成長層はファセットコーナーが形成され
ており、エピタキシャル成長層／半導体基板間で接合リ
ークが発生し易い箇所である。この部分を図１５では１
部（１辺のみ）をｐ型不純物拡散領域にのせ、図１６で
はファセットコーナーのすべてをｐ型不純物拡散領域に
乗せている。したがって図１５は、参考例であり、図１
６は、本発明の実施例である。両者の順方向及び逆方向
電流−電圧特性は、図１７及び図１８に示す。これらの
図において縦軸が電流、横軸が電圧を表している。曲線
Ａが図１６に示す本発明に係るダイオード特性であり、
曲線Ｂが図１５に示す参考例のダイオード特性である。
これらの特性図で見ると、順方向特性（Ｉｆ−Ｖｆ特
性）は、両者はほぼ一致しているが、逆方向特性（Ｉｒ
−Ｖｒ特性）では曲線Ｂの電流変化が大きくリークが生
じていることが分かる。
【００２９】本発明は、半導体基板の表面領域に形成さ
れた高濃度の不純物拡散領域の上にエピタキシャル成長
層のパターンエッジを載置することを特徴としている
が、例えば、一般にｐｎ接合において発生する空乏層幅
は、ｐ型不純物拡散領域の不純物濃度、ｎ型半導体基板
の不純物濃度及び印加電圧をパラメーターとして決めら
れる。したがって、例えば、図１の様にｐ型不純物拡散
領域１１の不純物濃度をｎ型半導体基板１の不純物濃度
より高くしたほうが空乏層幅が小さくなるので、その結
果としてｐ型不純物拡散領域１１のこの領域とエピタキ
シャル成長層３とが重なる部分における絶縁膜２の開口
部パターンエッジから前記領域のパターンエッジまでの
距離及び基板表面からの深さを適宜小さくできる。本発
明をエピタキシャルベース型バイポーラトランジスタに
適用する場合において、ベース濃度（ｐ型）は、１×１
０18ｃｍ-3〜１×１０19ｃｍ-3、コレクタ濃度（ｎ型）
は、１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度である
が、本発明の特徴であるｐ型不純物拡散領域１１（図１
参照）の不純物濃度を１×１０18ｃｍ-3と低く見積もっ
ても絶縁膜２の開口部のパターンエッジからｐ型不純物
拡散領域のパターンエッジまでの距離もしくは基板表面
からの深さが０．５μｍ程度あれば２０Ｖまでは十分耐
えられる。
【００３０】したがってｐ型不純物拡散領域１１のこの
領域とエピタキシャル成長層３とが重なる部分における
絶縁膜２の開口部パターンエッジから前記領域のパター
ンエッジまでの距離（ｘ）は、０．５〜２．０μｍが適
当である。本発明を適用することにより、接合容量が増
大することになるが前記開口部パターンエッジから不純
物拡散層のパターンエッジまでの距離を２μｍ以下にす
ることにより接合容量の増大を最小限に押さえることが
できる。
【００３１】
【発明の効果】本発明の効果としては、選択／非選択エ
ピタキシャル成長層を用いたデバイスにおいて、選択／
非選択エピタキシャル成長層パターンエッジ部に欠陥や
ファセットが発生しても接合リーク電流の増大や耐圧の
低下を抑制することができるため半導体装置の歩留まり
を低下させることがなくなる。また、接合容量の増大を
抑制する手段として、エピ成長領域となる絶縁膜開口部
の側壁に形成した絶縁膜を拡散源として、エピ成長層と
同じ導電型の不純物拡散を形成することにより、微細な
幅を持つ拡散層を形成できるため、接合容量の増加を最
小限に抑えることができる。また、エピ成長領域となる
絶縁膜開口パターンに対して自己整合的に形成できるた
め、写真食刻工程を追加する必要がなく工程数の増加も
最小限に制御できる。
【図面の簡単な説明】
【図１】第１の発明の実施の形態の半導体装置の断面
図。
【図２】第１の発明の実施の形態の半導体装置の平面
図。
【図３】第１の発明の実施の形態の半導体装置の断面
図。
【図４】第２の発明の実施の形態の半導体装置の断面
図。
【図５】第３の発明の実施の形態の半導体装置の断面
図。
【図６】第３の発明の実施の形態の半導体装置の製造工
程断面図。
【図７】第３の発明の実施の形態の半導体装置の製造工
程断面図。
【図８】第３の発明の実施の形態の半導体装置の製造工
程断面図。
【図９】第３の発明の実施の形態の半導体装置の製造工
程断面図。
【図１０】第３の発明の実施の形態の半導体装置の製造
工程断面図。
【図１１】第３の発明の実施の形態の半導体装置の製造
工程断面図。
【図１２】第４の発明の実施の形態の半導体装置の断面
図。
【図１３】第４の発明の実施の形態の半導体装置の断面
図。
【図１４】第４の発明の実施の形態の半導体装置の断面
図。
【図１５】本発明の効果を説明する半導体基板の断面図
及び平面図。
【図１６】本発明の効果を説明する半導体基板の断面図
及び平面図。
【図１７】ダイオードの順方向電流−電圧特性図。
【図１８】ダイオードの逆方向電流−電圧特性図。
【図１９】従来の半導体装置の断面図。
【図２０】従来の半導体装置の断面図。
【符号の説明】
１・・・半導体基板、 ２、６、１２、１４・・・絶
縁膜、３・・・選択エピタキシャル成長層、５、１３、
８１・・・多結晶シリコン膜、７、１５、１６・・・側
壁絶縁膜、 ８・・・エミッタ電極（Ｅ）、９・・・
ベース電極（Ｂ）、 １０・・・コレクタ電極
（Ｃ）、１１、２８・・・ｐ型不純物拡散領域、１７・
・・非選択エピタキシャル成長層、１８・・・コレクタ
コンタクト領域、 ２１・・・絶縁膜開口部、２９、
８２・・・金属電極、 ３１・・・エミッタ領域、１
７１・・・単結晶領域、 １７２・・・多結晶領域。
フロントページの続き (72)発明者 馬場 嘉朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成され、この半導体基板が露出し
    た開口部を有する絶縁膜と、 この開口部内において前記半導体基板上に選択的にエピ
    タキシャル成長された第２導電型の半導体層とを備え、 前記半導体層の微小欠陥やファセットが形成され易い領
    域に微小欠陥やファセットが発生しても接合リーク電流
    を抑制することができるリーク電流防止手段を設けたこ
    とを特徴とする半導体装置。
  2. 【請求項２】 第１導電型の半導体基板と、 前記半導体基板上に形成され、この半導体基板が露出し
    た開口部を有する絶縁膜と、 この開口部内において前記半導体基板上に選択的にエピ
    タキシャル成長された第２導電型の半導体層と、 前記半導体層と前記絶縁膜の前記開口部端部との境界の
    下及びその境界近傍の下の前記半導体基板の表面領域に
    形成された第２導電型の不純物拡散領域とを備えている
    ことを特徴とする半導体装置。
  3. 【請求項３】 第１導電型の半導体基板と、 前記半導体基板上に形成され、この半導体基板が露出し
    た開口部を有する絶縁膜と、 この開口部内の前記半導体基板上及び前記絶縁膜の上に
    エピタキシャル成長した第２導電型の半導体層と、 前記半導体層と前記絶縁膜の前記開口部端部との境界の
    下及びその境界近傍の下の前記半導体基板の表面領域に
    形成された第２導電型の不純物拡散領域とを備え、前記
    半導体層は、前記半導体基板上では単結晶であり、前記
    絶縁膜上では多結晶であることを特徴とする半導体装
    置。
  4. 【請求項４】 前記絶縁膜の前記開口部には第２導電型
    の不純物が含まれている側壁絶縁膜が形成されているこ
    とを特徴とする請求項２又は請求項３に記載の半導体装
    置。
  5. 【請求項５】 前記不純物拡散領域の不純物濃度は、前
    記半導体基板の不純物濃度より高いことを特徴とする請
    求項２乃至請求項４のいづれかに記載の半導体装置。
  6. 【請求項６】 第１導電型の半導体基板上に形成された
    第１の絶縁膜にこの半導体基板主面が露出した開口部を
    形成する工程と、 前記第１の絶縁膜の前記開口部の側壁に第２導電型不純
    物が含まれている第２の絶縁膜を形成する工程と、 前記第２の絶縁膜内の前記第２導電型不純物を拡散し
    て、前記半導体基板の表面領域に第２導電型の不純物拡
    散領域を形成する工程と、 前記開口部内の前記半導体基板上に第２導電型の半導体
    層をエピタキシャル成長させる工程とを備えていること
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 第１導電型の半導体基板上に形成された
    第１の絶縁膜にこの半導体基板主面が露出した開口部を
    形成する工程と、 前記絶縁膜の前記開口部の側壁に第２導電型不純物が含
    まれている第２の絶縁膜を形成する工程と、 前記第２の絶縁膜内の前記第２導電型不純物を拡散し
    て、前記半導体基板の表面領域に第２導電型の不純物拡
    散領域を形成する工程と、 前記第１の絶縁膜上及び前記開口部内の前記半導体基板
    上に第２導電型の半導体層をエピタキシャル成長させる
    工程とを備え、 前記半導体層は前記半導体基板上には単結晶が形成さ
    れ、前記第１の絶縁膜の上には多結晶が形成されている
    ことを特徴とする半導体装置の製造方法。
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