JPH10335643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10335643A JPH10335643A JP9147926A JP14792697A JPH10335643A JP H10335643 A JPH10335643 A JP H10335643A JP 9147926 A JP9147926 A JP 9147926A JP 14792697 A JP14792697 A JP 14792697A JP H10335643 A JPH10335643 A JP H10335643A
- Authority
- JP
- Japan
- Prior art keywords
- type
- opening
- base
- gate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 微細化した素子においてもオン抵抗が低く、
スイッチングタイムを高速化した半導体装置の製造方法
を提供する。 【解決手段】 Ｎ- 形シリコンエピタキシャル層２２上
にゲート酸化膜２３、ゲート電極を構成する多結晶シリ
コン膜２４を順次積層する工程と、多結晶シリコン膜２
４を選択的に開口してゲート開口部２６とベース開口部
２５を形成し、さらにＮ- 形シリコンエピタキシャル層
２２内にゲート開口部２６よりＮ形イオンをドープして
Ｎ形ドレイン３４を形成し、ベース開口部２５よりＰ形
イオンをドープしてＰ形チャネル部ベース３３、さらに
Ｐ+ 形ベース３７をそれぞれ形成する工程を備えてお
り、ゲート電極下にＮ- 形シリコンエピタキシャル層２
２より高不純物濃度のＮ形ドレイン３４を設けジャンク
ション抵抗を小さくし、ゲート開口部２６によりゲート
電極の面積を減らしゲート電極とドレイン電極４３間の
静電容量を小さくしている。
スイッチングタイムを高速化した半導体装置の製造方法
を提供する。 【解決手段】 Ｎ- 形シリコンエピタキシャル層２２上
にゲート酸化膜２３、ゲート電極を構成する多結晶シリ
コン膜２４を順次積層する工程と、多結晶シリコン膜２
４を選択的に開口してゲート開口部２６とベース開口部
２５を形成し、さらにＮ- 形シリコンエピタキシャル層
２２内にゲート開口部２６よりＮ形イオンをドープして
Ｎ形ドレイン３４を形成し、ベース開口部２５よりＰ形
イオンをドープしてＰ形チャネル部ベース３３、さらに
Ｐ+ 形ベース３７をそれぞれ形成する工程を備えてお
り、ゲート電極下にＮ- 形シリコンエピタキシャル層２
２より高不純物濃度のＮ形ドレイン３４を設けジャンク
ション抵抗を小さくし、ゲート開口部２６によりゲート
電極の面積を減らしゲート電極とドレイン電極４３間の
静電容量を小さくしている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば二重拡散形
ＭＯＳＦＥＴやＩＧＢＴなどの半導体装置の製造方法に
関する。
ＭＯＳＦＥＴやＩＧＢＴなどの半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来の二重拡散形ＮチャネルＭＯＳＦＥ
Ｔが複数形成された装置について図１２および図１３に
より説明する。図１２は部分断面図であり、図１３は要
部における各静電容量を説明するための図である。
Ｔが複数形成された装置について図１２および図１３に
より説明する。図１２は部分断面図であり、図１３は要
部における各静電容量を説明するための図である。
【０００３】図１２および図１３において、１はＮ+ 形
シリコン半導体基板で、その第１のユニット領域Ａには
第１のＭＯＳＦＥＴ２ａが形成されており、第２のユニ
ット領域Ｂには第２のＭＯＳＦＥＴ２ｂが形成されてい
る。そして、３はＮ+ 形シリコン半導体基板１の上に成
層されたＮ- 形シリコンエピタキシャル層で、このＮ-
形シリコンエピタキシャル層３に第１及び第２のＭＯＳ
ＦＥＴ２ａ，２ｂのドレインが形成される。また、４は
Ｎ- 形シリコンエピタキシャル層３内に形成されたＰ形
チャネル部ベースであり、５はＰ形チャネル部ベース４
内に形成されたＰ+ 形ベースであり、６はＰ形チャネル
部ベース４内にＰ+ 形ベース５を囲むよう環状に形成さ
れたＮ+ 形ソースである。
シリコン半導体基板で、その第１のユニット領域Ａには
第１のＭＯＳＦＥＴ２ａが形成されており、第２のユニ
ット領域Ｂには第２のＭＯＳＦＥＴ２ｂが形成されてい
る。そして、３はＮ+ 形シリコン半導体基板１の上に成
層されたＮ- 形シリコンエピタキシャル層で、このＮ-
形シリコンエピタキシャル層３に第１及び第２のＭＯＳ
ＦＥＴ２ａ，２ｂのドレインが形成される。また、４は
Ｎ- 形シリコンエピタキシャル層３内に形成されたＰ形
チャネル部ベースであり、５はＰ形チャネル部ベース４
内に形成されたＰ+ 形ベースであり、６はＰ形チャネル
部ベース４内にＰ+ 形ベース５を囲むよう環状に形成さ
れたＮ+ 形ソースである。
【０００４】さらに、７は各ユニット領域Ａ，Ｂのベー
ス開口部８が形成されるように設けられたゲート酸化膜
で、９は多結晶シリコンでなるゲート電極であり、１０
は層間絶縁膜、１１はソース電極、１２はドレイン電極
である。また、上記のように各ユニット領域Ａ，Ｂに形
成された第１のＭＯＳＦＥＴ２ａ、第２のＭＯＳＦＥＴ
２ｂのチャネル１３は、ゲート酸化膜７直下のドレイン
を形成するＮ- 形シリコンエピタキシャル層３とＮ+ 形
ソース６とに挟まれたＰ形チャネル部ベース４の上部の
ゲート酸化膜７に接触面近傍に形成される。そしてチャ
ネル１３の長さは、Ｐ形チャネル部ベース４とＮ+ 形ソ
ース６の横方向への拡散距離の差で決定される。
ス開口部８が形成されるように設けられたゲート酸化膜
で、９は多結晶シリコンでなるゲート電極であり、１０
は層間絶縁膜、１１はソース電極、１２はドレイン電極
である。また、上記のように各ユニット領域Ａ，Ｂに形
成された第１のＭＯＳＦＥＴ２ａ、第２のＭＯＳＦＥＴ
２ｂのチャネル１３は、ゲート酸化膜７直下のドレイン
を形成するＮ- 形シリコンエピタキシャル層３とＮ+ 形
ソース６とに挟まれたＰ形チャネル部ベース４の上部の
ゲート酸化膜７に接触面近傍に形成される。そしてチャ
ネル１３の長さは、Ｐ形チャネル部ベース４とＮ+ 形ソ
ース６の横方向への拡散距離の差で決定される。
【０００５】一方、上記のような二重拡散形Ｎチャネル
ＭＯＳＦＥＴに対しては、ドレイン−ソース間のオン抵
抗Ｒonの低抵抗値化及びスイッチングタイムの高速化が
望まれている。このような状況に対し、素子のオン抵抗
Ｒonは、（ソース抵抗ＲS ＋チャネル抵抗Ｒch＋蓄積抵
抗ＲA ＋ジャンクション抵抗ＲJ ＋ドレイン抵抗ＲA）
で決定する。中でもジャンクション抵抗ＲJ は、ドレイ
ン−ソース間耐電圧ＶDSS が低いＭＯＳＦＥＴにおいて
はオン抵抗Ｒonの約半分を占めるものとなっている。そ
して、上記構成のものでは第１のユニット領域Ａと第２
のユニット領域ＢのそれぞれのＰ形チャネル部ベース４
間の間隔により、オン抵抗Ｒonの値が左右されるものと
なっている。このため、オン抵抗Ｒonの低抵抗値化する
には第１のユニット領域Ａと第２のユニット領域Ｂとの
間隔を大きくする必要がある。
ＭＯＳＦＥＴに対しては、ドレイン−ソース間のオン抵
抗Ｒonの低抵抗値化及びスイッチングタイムの高速化が
望まれている。このような状況に対し、素子のオン抵抗
Ｒonは、（ソース抵抗ＲS ＋チャネル抵抗Ｒch＋蓄積抵
抗ＲA ＋ジャンクション抵抗ＲJ ＋ドレイン抵抗ＲA）
で決定する。中でもジャンクション抵抗ＲJ は、ドレイ
ン−ソース間耐電圧ＶDSS が低いＭＯＳＦＥＴにおいて
はオン抵抗Ｒonの約半分を占めるものとなっている。そ
して、上記構成のものでは第１のユニット領域Ａと第２
のユニット領域ＢのそれぞれのＰ形チャネル部ベース４
間の間隔により、オン抵抗Ｒonの値が左右されるものと
なっている。このため、オン抵抗Ｒonの低抵抗値化する
には第１のユニット領域Ａと第２のユニット領域Ｂとの
間隔を大きくする必要がある。
【０００６】しかし、第１のユニット領域Ａと第２のユ
ニット領域Ｂとの間隔を大きくしようとすると集積度が
上がらず、同じオン抵抗Ｒonを得ようとすると装置が大
きくなってしまい、装置の微細化には逆行するものとな
る。また、Ｐ形チャネル部ベース４を浅くして横方向へ
のサイド拡散を少なくし、第１のユニット領域Ａと第２
のユニット領域ＢのＰ形チャネル部ベース４間の間隔を
大きくするようにするると、Ｐ形チャネル部ベース４が
浅くなり層厚が薄くなって、ドレイン−ソース間耐電圧
特性が不安定になりやすくなり、ドレイン−ソース間耐
電圧ＶDSS がソフト波形となり、耐電圧劣化の問題が生
じる。
ニット領域Ｂとの間隔を大きくしようとすると集積度が
上がらず、同じオン抵抗Ｒonを得ようとすると装置が大
きくなってしまい、装置の微細化には逆行するものとな
る。また、Ｐ形チャネル部ベース４を浅くして横方向へ
のサイド拡散を少なくし、第１のユニット領域Ａと第２
のユニット領域ＢのＰ形チャネル部ベース４間の間隔を
大きくするようにするると、Ｐ形チャネル部ベース４が
浅くなり層厚が薄くなって、ドレイン−ソース間耐電圧
特性が不安定になりやすくなり、ドレイン−ソース間耐
電圧ＶDSS がソフト波形となり、耐電圧劣化の問題が生
じる。
【０００７】また、スイッチングタイムの高速化に関し
ては、スイッチングタイムと素子の静電容量Ｃとが比例
するものであるから、素子の静電容量Ｃを低減すること
が望まれている。因みに各部分における静電容量Ｃにつ
いてみると、図１３に示すようにゲート−ソース間の静
電容量Ｃgs＝（Ｃgs1 ＋Ｃgs2 ＋Ｃgs3 ）、ドレインソ
ース間の静電容量Ｃds、ゲート−ドレイン間の静電容量
Ｃgdに対し、入力容量Ｃiss ＝（Ｃgs＋Ｃgd）、帰還容
量Ｃrss ＝Ｃgd、出力容量Ｃoss ＝（Ｃds＋Ｃgd）で示
される。
ては、スイッチングタイムと素子の静電容量Ｃとが比例
するものであるから、素子の静電容量Ｃを低減すること
が望まれている。因みに各部分における静電容量Ｃにつ
いてみると、図１３に示すようにゲート−ソース間の静
電容量Ｃgs＝（Ｃgs1 ＋Ｃgs2 ＋Ｃgs3 ）、ドレインソ
ース間の静電容量Ｃds、ゲート−ドレイン間の静電容量
Ｃgdに対し、入力容量Ｃiss ＝（Ｃgs＋Ｃgd）、帰還容
量Ｃrss ＝Ｃgd、出力容量Ｃoss ＝（Ｃds＋Ｃgd）で示
される。
【０００８】また一方では素子の低電圧駆動化、すなわ
ちゲートの駆動電圧を低くすることが求められており、
この低電圧駆動のためにはゲート電極９直下のゲート酸
化膜７を薄膜化することが必要となる。しかし、ゲート
酸化膜７を薄膜化することは、ゲート−ドレイン間の静
電容量Ｃgdを大きくすることであり、スイッチングスピ
ードが悪化してスイッチングタイムの高速化には逆行す
ることになる。
ちゲートの駆動電圧を低くすることが求められており、
この低電圧駆動のためにはゲート電極９直下のゲート酸
化膜７を薄膜化することが必要となる。しかし、ゲート
酸化膜７を薄膜化することは、ゲート−ドレイン間の静
電容量Ｃgdを大きくすることであり、スイッチングスピ
ードが悪化してスイッチングタイムの高速化には逆行す
ることになる。
【０００９】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところは
例えばＭＯＳＦＥＴにおけるドレイン−ソース間のオン
抵抗Ｒonを、これの主たる部分を占めるジャンクション
抵抗ＲJ を小さくして低いものとすることができ、また
ゲート−ドレイン間の静電容量Ｃgdを低減しながらスイ
ッチングタイムを高速化することができる半導体装置の
製造方法を提供することにある。
みて本発明はなされたもので、その目的とするところは
例えばＭＯＳＦＥＴにおけるドレイン−ソース間のオン
抵抗Ｒonを、これの主たる部分を占めるジャンクション
抵抗ＲJ を小さくして低いものとすることができ、また
ゲート−ドレイン間の静電容量Ｃgdを低減しながらスイ
ッチングタイムを高速化することができる半導体装置の
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電形シリコン半導体基板上に該一導電形
シリコン半導体基板より低不純物濃度の一導電形シリコ
ン半導体層を形成すると共に、該一導電形シリコン半導
体層上にゲート酸化膜、多結晶シリコン膜を順次積層す
る工程と、前記多結晶シリコン膜を選択的に開口して第
１の開口部と第２の開口部を形成し、さらに前記第１の
開口部より一導電形不純物をドープし前記第２の開口部
より反対導電形の不純物をドープして前記一導電形シリ
コン半導体層内に前記第１の開口部には該一導電形シリ
コン半導体層より不純物濃度の高い一導電形高不純物濃
度領域を形成し、前記第２の開口部には反対導電形高不
純物濃度領域をそれぞれ形成する工程を備えていること
を特徴とする方法である。
造方法は、一導電形シリコン半導体基板上に該一導電形
シリコン半導体基板より低不純物濃度の一導電形シリコ
ン半導体層を形成すると共に、該一導電形シリコン半導
体層上にゲート酸化膜、多結晶シリコン膜を順次積層す
る工程と、前記多結晶シリコン膜を選択的に開口して第
１の開口部と第２の開口部を形成し、さらに前記第１の
開口部より一導電形不純物をドープし前記第２の開口部
より反対導電形の不純物をドープして前記一導電形シリ
コン半導体層内に前記第１の開口部には該一導電形シリ
コン半導体層より不純物濃度の高い一導電形高不純物濃
度領域を形成し、前記第２の開口部には反対導電形高不
純物濃度領域をそれぞれ形成する工程を備えていること
を特徴とする方法である。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態である
二重拡散形ＮチャネルＭＯＳＦＥＴが複数形成された装
置について、図１乃至図１１を参照して説明する。図１
と図３乃至図１１は各製造工程における部分断面図であ
り、図２は第２の製造工程における部分平面図である。
二重拡散形ＮチャネルＭＯＳＦＥＴが複数形成された装
置について、図１乃至図１１を参照して説明する。図１
と図３乃至図１１は各製造工程における部分断面図であ
り、図２は第２の製造工程における部分平面図である。
【００１２】先ず、図１に示す第１の製造工程におい
て、Ｎ+ 形シリコン半導体基板２１の上面を鏡面研磨し
た後、研磨された上面にＮ- 形シリコンエピタキシャル
層２２をＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長法）により成層
する。そしてＮ- 形シリコンエピタキシャル層２２の上
面に、高温の酸素雰囲気中に晒すことにより二酸化シリ
コン（ＳｉＯ2 ）のゲート酸化膜２３を形成し、さらに
ゲート酸化膜２３上にゲート電極を構成する多結晶シリ
コン膜２４を積層する。
て、Ｎ+ 形シリコン半導体基板２１の上面を鏡面研磨し
た後、研磨された上面にＮ- 形シリコンエピタキシャル
層２２をＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長法）により成層
する。そしてＮ- 形シリコンエピタキシャル層２２の上
面に、高温の酸素雰囲気中に晒すことにより二酸化シリ
コン（ＳｉＯ2 ）のゲート酸化膜２３を形成し、さらに
ゲート酸化膜２３上にゲート電極を構成する多結晶シリ
コン膜２４を積層する。
【００１３】次に、図２および図３に示す第２の製造工
程において、図示しないが多結晶シリコン膜２４の上面
にフォトレジストを堆積し、さらにＰＥＰ（Ｐｈｏｔｏ
Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）技術によりフ
ォトレジストをパターニングして所定パターンのマスク
を形成する。その後、形成したマスクを用いて多結晶シ
リコン膜２４をエッチングし、例えば１辺が６μｍの正
方形の複数のベース開口部２５を１２μｍ間隔で各辺の
直交方向に形成すると共に、隣り合うベース開口部２５
の間の中央部分に、ベース開口部２５の中央部側の辺に
沿う方向の長さが６μｍで、幅が２μｍのゲート開口部
２６を形成する。そしてフォトレジストのマスクを除去
する。なお、図３は図２におけるＸ−Ｘ矢方向視の部分
断面図であり、Ａ0 は第１のユニット領域、Ｂ0 は第２
のユニット領域である。
程において、図示しないが多結晶シリコン膜２４の上面
にフォトレジストを堆積し、さらにＰＥＰ（Ｐｈｏｔｏ
Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）技術によりフ
ォトレジストをパターニングして所定パターンのマスク
を形成する。その後、形成したマスクを用いて多結晶シ
リコン膜２４をエッチングし、例えば１辺が６μｍの正
方形の複数のベース開口部２５を１２μｍ間隔で各辺の
直交方向に形成すると共に、隣り合うベース開口部２５
の間の中央部分に、ベース開口部２５の中央部側の辺に
沿う方向の長さが６μｍで、幅が２μｍのゲート開口部
２６を形成する。そしてフォトレジストのマスクを除去
する。なお、図３は図２におけるＸ−Ｘ矢方向視の部分
断面図であり、Ａ0 は第１のユニット領域、Ｂ0 は第２
のユニット領域である。
【００１４】次に、図４に示す第３の製造工程におい
て、多結晶シリコン膜２４上及び各開口部２５，２６内
を埋め尽くすように、再びフォトレジスト２７を堆積す
る。そして、ＰＥＰ技術によりフォトレジスト２７をベ
ース開口部２５とその縁部分の多結晶シリコン膜２４上
が開口するようにパターニングし、これによりベース開
口部２５内のゲート酸化膜２３が露出し、ゲート開口部
２６がフォトレジスト２７で覆われたままの形状の所定
パターンのマスク２８を形成する。その後、形成された
マスク２８を用いてベース開口部２５直下のＮ- 形シリ
コンエピタキシャル層２２上部にゲート酸化膜２３を介
し、例えばほう素（Ｂ）等のＰ形イオン２９の打ち込み
をイオン注入法により行う。なお、この時ベース開口部
２５以外の部分では、フォトレジスト２７によって途中
阻止され、Ｎ- 形シリコンエピタキシャル層２２へはＰ
形イオン２９の打ち込みが行われない。
て、多結晶シリコン膜２４上及び各開口部２５，２６内
を埋め尽くすように、再びフォトレジスト２７を堆積す
る。そして、ＰＥＰ技術によりフォトレジスト２７をベ
ース開口部２５とその縁部分の多結晶シリコン膜２４上
が開口するようにパターニングし、これによりベース開
口部２５内のゲート酸化膜２３が露出し、ゲート開口部
２６がフォトレジスト２７で覆われたままの形状の所定
パターンのマスク２８を形成する。その後、形成された
マスク２８を用いてベース開口部２５直下のＮ- 形シリ
コンエピタキシャル層２２上部にゲート酸化膜２３を介
し、例えばほう素（Ｂ）等のＰ形イオン２９の打ち込み
をイオン注入法により行う。なお、この時ベース開口部
２５以外の部分では、フォトレジスト２７によって途中
阻止され、Ｎ- 形シリコンエピタキシャル層２２へはＰ
形イオン２９の打ち込みが行われない。
【００１５】次に、図５に示す第４の製造工程におい
て、フォトレジスト２７を除去した後、多結晶シリコン
膜２４上及び各開口部２５，２６内を埋め尽くすよう
に、再びフォトレジスト３０を堆積する。そして、ＰＥ
Ｐ技術によりフォトレジスト３０をゲート開口部２６と
その縁部分の多結晶シリコン膜２４上が開口するように
パターニングし、これによりゲート開口部２６内のゲー
ト酸化膜２３が露出し、ベース開口部２５がフォトレジ
スト３０で覆われたままの形状の所定パターンのマスク
３１を形成する。その後、形成されたマスク３１を用い
てゲート開口部２６直下のＮ- 形シリコンエピタキシャ
ル層２２上部にゲート酸化膜２３を介し、例えばりん
（Ｐ）等のＮ形イオン３２の打ち込みをイオン注入法に
より行う。同様に、ゲート開口部２６以外の部分では、
フォトレジスト３０によって途中阻止され、Ｎ- 形シリ
コンエピタキシャル層２２へはＮ形イオン３２の打ち込
みが行われない。
て、フォトレジスト２７を除去した後、多結晶シリコン
膜２４上及び各開口部２５，２６内を埋め尽くすよう
に、再びフォトレジスト３０を堆積する。そして、ＰＥ
Ｐ技術によりフォトレジスト３０をゲート開口部２６と
その縁部分の多結晶シリコン膜２４上が開口するように
パターニングし、これによりゲート開口部２６内のゲー
ト酸化膜２３が露出し、ベース開口部２５がフォトレジ
スト３０で覆われたままの形状の所定パターンのマスク
３１を形成する。その後、形成されたマスク３１を用い
てゲート開口部２６直下のＮ- 形シリコンエピタキシャ
ル層２２上部にゲート酸化膜２３を介し、例えばりん
（Ｐ）等のＮ形イオン３２の打ち込みをイオン注入法に
より行う。同様に、ゲート開口部２６以外の部分では、
フォトレジスト３０によって途中阻止され、Ｎ- 形シリ
コンエピタキシャル層２２へはＮ形イオン３２の打ち込
みが行われない。
【００１６】次に、図６に示す第５の製造工程におい
て、Ｎ- 形シリコンエピタキシャル層２２上部の所定部
分にＰ形イオン２９とＮ形イオン３２をそれぞれ打ち込
み、フォトレジスト３０を除去した後、約１１００℃の
高温のＮ2 等の不活性ガス雰囲気中で、打ち込まれたＰ
形イオン２９、Ｎ形イオン３２を熱拡散する。この熱拡
散によってベース開口部２５直下にＰ形チャネル部ベー
ス３３を形成し、ゲート開口部２６直下にはＮ- 形シリ
コンエピタキシャル層２２より不純物濃度の高いＮ形ド
レイン３４を形成する。なお、形成されたＰ形チャネル
部ベース３３とＮ形ドレイン３４とは、それぞれ横方向
端部分が互いに境界を接するように熱拡散されている。
て、Ｎ- 形シリコンエピタキシャル層２２上部の所定部
分にＰ形イオン２９とＮ形イオン３２をそれぞれ打ち込
み、フォトレジスト３０を除去した後、約１１００℃の
高温のＮ2 等の不活性ガス雰囲気中で、打ち込まれたＰ
形イオン２９、Ｎ形イオン３２を熱拡散する。この熱拡
散によってベース開口部２５直下にＰ形チャネル部ベー
ス３３を形成し、ゲート開口部２６直下にはＮ- 形シリ
コンエピタキシャル層２２より不純物濃度の高いＮ形ド
レイン３４を形成する。なお、形成されたＰ形チャネル
部ベース３３とＮ形ドレイン３４とは、それぞれ横方向
端部分が互いに境界を接するように熱拡散されている。
【００１７】次に、図７に示す第６の製造工程におい
て、多結晶シリコン膜２４上及び各開口部２５，２６内
を埋め尽くすように、再びフォトレジスト３５を堆積す
る。そして、ＰＥＰ技術によりフォトレジスト３５をベ
ース開口部２５の中央部分上だけが開口するようにパタ
ーニングし、これによりベース開口部２５内の中央部分
のゲート酸化膜２３だけが露出し、他の部分がフォトレ
ジスト３５で覆われたままの形状の所定パターンのマス
ク３６を形成する。その後、形成されたマスク３６を用
いてベース開口部２５の中央部分直下のＰ形チャネル部
ベース３３上部にゲート酸化膜２３を介し、例えばほう
素等のＰ形イオン２９の打ち込みを行う。
て、多結晶シリコン膜２４上及び各開口部２５，２６内
を埋め尽くすように、再びフォトレジスト３５を堆積す
る。そして、ＰＥＰ技術によりフォトレジスト３５をベ
ース開口部２５の中央部分上だけが開口するようにパタ
ーニングし、これによりベース開口部２５内の中央部分
のゲート酸化膜２３だけが露出し、他の部分がフォトレ
ジスト３５で覆われたままの形状の所定パターンのマス
ク３６を形成する。その後、形成されたマスク３６を用
いてベース開口部２５の中央部分直下のＰ形チャネル部
ベース３３上部にゲート酸化膜２３を介し、例えばほう
素等のＰ形イオン２９の打ち込みを行う。
【００１８】次に、図８に示す第７の製造工程におい
て、フォトレジスト３５を除去した後、約１０００℃の
高温のＮ2 等の不活性ガス雰囲気中で、打ち込まれたＰ
形イオン２９を熱拡散する。この熱拡散によってベース
開口部２５直下のＰ形チャネル部ベース３３の中央部分
上部に、Ｐ形チャネル部ベース３３より不純物濃度の高
いＰ+ 形ベース３７を形成する。
て、フォトレジスト３５を除去した後、約１０００℃の
高温のＮ2 等の不活性ガス雰囲気中で、打ち込まれたＰ
形イオン２９を熱拡散する。この熱拡散によってベース
開口部２５直下のＰ形チャネル部ベース３３の中央部分
上部に、Ｐ形チャネル部ベース３３より不純物濃度の高
いＰ+ 形ベース３７を形成する。
【００１９】次に、図９に示す第８の製造工程におい
て、多結晶シリコン膜２４上及び各開口部２５，２６内
を埋め尽くすように、再びフォトレジスト３８を堆積す
る。そして、ＰＥＰ技術によりフォトレジスト３８を、
ベース開口部２５の周縁部分とその縁部分の多結晶シリ
コン膜２４上が角環状に開口するようにパターニング
し、これによりベース開口部２５内のゲート酸化膜２３
が角環状に露出し、他の部分がフォトレジスト３８で覆
われたままの形状の所定パターンのマスク３９を形成す
る。その後、形成されたマスク３９を用いてベース開口
部２５の周縁部分直下のＰ形チャネル部ベース３３上部
およびＰ+ 形ベース３７上部に掛かるようにゲート酸化
膜２３を介し、例えばりん等のＮ形イオン３２の打ち込
みを行う。
て、多結晶シリコン膜２４上及び各開口部２５，２６内
を埋め尽くすように、再びフォトレジスト３８を堆積す
る。そして、ＰＥＰ技術によりフォトレジスト３８を、
ベース開口部２５の周縁部分とその縁部分の多結晶シリ
コン膜２４上が角環状に開口するようにパターニング
し、これによりベース開口部２５内のゲート酸化膜２３
が角環状に露出し、他の部分がフォトレジスト３８で覆
われたままの形状の所定パターンのマスク３９を形成す
る。その後、形成されたマスク３９を用いてベース開口
部２５の周縁部分直下のＰ形チャネル部ベース３３上部
およびＰ+ 形ベース３７上部に掛かるようにゲート酸化
膜２３を介し、例えばりん等のＮ形イオン３２の打ち込
みを行う。
【００２０】次に、図１０に示す第９の製造工程におい
て、フォトレジスト３８を除去した後、約９００℃の高
温のＮ2 等の不活性ガス雰囲気中で、打ち込まれたＮ形
イオン３２を熱拡散する。この熱拡散によってベース開
口部２５の周縁部分直下のＰ形チャネル部ベース３３上
部およびＰ+ 形ベース３７上部に、高不純物濃度の角環
状のＮ+ 形ソース４０を形成する。
て、フォトレジスト３８を除去した後、約９００℃の高
温のＮ2 等の不活性ガス雰囲気中で、打ち込まれたＮ形
イオン３２を熱拡散する。この熱拡散によってベース開
口部２５の周縁部分直下のＰ形チャネル部ベース３３上
部およびＰ+ 形ベース３７上部に、高不純物濃度の角環
状のＮ+ 形ソース４０を形成する。
【００２１】次に、図１１に示す第１０の製造工程にお
いて、多結晶シリコン膜２４上及び各開口部２５，２６
内を埋め尽くすように、ＣＶＤ法により二酸化シリコン
でなる比較的厚膜の層間絶縁膜４１を成層する。続い
て、層間絶縁膜４１の上面に図示しないがフォトレジス
トを堆積する。そして、フォトレジストをＰＥＰ技術に
よりパターニングし、ベース開口部２５内のＰ+ 形ベー
ス３７と、角環状のＮ+形ソース４０の内周縁部分の直
上方となる層間絶縁膜４１上が開口するようにした所定
パターンのマスクを形成する。その後、形成されたマス
クを用いて層間絶縁膜４１とゲート酸化膜２３をエッチ
ングし、Ｐ+ 形ベース３７と角環状のＮ+形ソース４０
の内周縁部分の上面が内底部分に露出するコンタクトホ
ール４２を形成する。
いて、多結晶シリコン膜２４上及び各開口部２５，２６
内を埋め尽くすように、ＣＶＤ法により二酸化シリコン
でなる比較的厚膜の層間絶縁膜４１を成層する。続い
て、層間絶縁膜４１の上面に図示しないがフォトレジス
トを堆積する。そして、フォトレジストをＰＥＰ技術に
よりパターニングし、ベース開口部２５内のＰ+ 形ベー
ス３７と、角環状のＮ+形ソース４０の内周縁部分の直
上方となる層間絶縁膜４１上が開口するようにした所定
パターンのマスクを形成する。その後、形成されたマス
クを用いて層間絶縁膜４１とゲート酸化膜２３をエッチ
ングし、Ｐ+ 形ベース３７と角環状のＮ+形ソース４０
の内周縁部分の上面が内底部分に露出するコンタクトホ
ール４２を形成する。
【００２２】続いて、層間絶縁膜４１上とコンタクトホ
ール４２内を埋め尽くすようにアルミニウム（Ａｌ）を
堆積し、コンタクトホール４２内底部分で、Ｐ+ 形ベー
ス３７およびＮ+ 形ソース４０の上面とアルミニウムと
をオーミック接続する。さらに、堆積したアルミニウム
をＰＥＰ技術を用いてパターニングして所定パターンを
有するソース電極４３を形成する。また、Ｎ+ 形シリコ
ン半導体基板２１の下面にはバナジウム−ニッケル−金
（Ｖ−Ｎｉ−Ａｕ）を被着し、ドレイン電極４３を形成
する。これにより、第１のユニット領域Ａ0 と第２のユ
ニット領域Ｂ0に、それぞれ第１のＭＯＳＦＥＴ４５ａ
と第２のＭＯＳＦＥＴ４５ｂが形成される。
ール４２内を埋め尽くすようにアルミニウム（Ａｌ）を
堆積し、コンタクトホール４２内底部分で、Ｐ+ 形ベー
ス３７およびＮ+ 形ソース４０の上面とアルミニウムと
をオーミック接続する。さらに、堆積したアルミニウム
をＰＥＰ技術を用いてパターニングして所定パターンを
有するソース電極４３を形成する。また、Ｎ+ 形シリコ
ン半導体基板２１の下面にはバナジウム−ニッケル−金
（Ｖ−Ｎｉ−Ａｕ）を被着し、ドレイン電極４３を形成
する。これにより、第１のユニット領域Ａ0 と第２のユ
ニット領域Ｂ0に、それぞれ第１のＭＯＳＦＥＴ４５ａ
と第２のＭＯＳＦＥＴ４５ｂが形成される。
【００２３】このように構成されたものでは、多結晶シ
リコン膜２４でなるゲート電極の直下に、Ｎ- 形シリコ
ンエピタキシャル層２２より不純物濃度の高いＮ形ドレ
イン３４を設けているのでジャンクション抵抗ＲJ が小
さいものとなり、第１のＭＯＳＦＥＴ４５ａと第２のＭ
ＯＳＦＥＴ４５ｂにおけるドレイン電極４３とソース電
極４３間のオン抵抗Ｒonが低くなる。このため、第１の
ＭＯＳＦＥＴ４５ａと第２のＭＯＳＦＥＴ４５ｂを微細
化した場合においても、オン抵抗Ｒonの主たる部分を占
めるジャンクション抵抗ＲJ の増加が抑制され、オン抵
抗Ｒonを低減することができる。
リコン膜２４でなるゲート電極の直下に、Ｎ- 形シリコ
ンエピタキシャル層２２より不純物濃度の高いＮ形ドレ
イン３４を設けているのでジャンクション抵抗ＲJ が小
さいものとなり、第１のＭＯＳＦＥＴ４５ａと第２のＭ
ＯＳＦＥＴ４５ｂにおけるドレイン電極４３とソース電
極４３間のオン抵抗Ｒonが低くなる。このため、第１の
ＭＯＳＦＥＴ４５ａと第２のＭＯＳＦＥＴ４５ｂを微細
化した場合においても、オン抵抗Ｒonの主たる部分を占
めるジャンクション抵抗ＲJ の増加が抑制され、オン抵
抗Ｒonを低減することができる。
【００２４】さらに、多結晶シリコン膜２４でなるゲー
ト電極は、ゲート開口部２６を設けているので面積が小
さくなり、第１のＭＯＳＦＥＴ４５ａや第２のＭＯＳＦ
ＥＴ４５ｂにおける最大の静電容量であるゲート電極と
ドレイン電極４３間の静電容量Ｃgdを小さなものとする
ことができ、第１のＭＯＳＦＥＴ４５ａや第２のＭＯＳ
ＦＥＴ４５ｂのスイッチングタイムを高速化することが
できる。また、第１のＭＯＳＦＥＴ４５ａや第２のＭＯ
ＳＦＥＴ４５ｂの低電圧駆動化を行うべくゲート酸化膜
２３を薄膜化した場合においても、ゲート電極とドレイ
ン電極４３間の静電容量Ｃgdの増加が抑制され、スイッ
チングスピードを高速のままとすることができる。
ト電極は、ゲート開口部２６を設けているので面積が小
さくなり、第１のＭＯＳＦＥＴ４５ａや第２のＭＯＳＦ
ＥＴ４５ｂにおける最大の静電容量であるゲート電極と
ドレイン電極４３間の静電容量Ｃgdを小さなものとする
ことができ、第１のＭＯＳＦＥＴ４５ａや第２のＭＯＳ
ＦＥＴ４５ｂのスイッチングタイムを高速化することが
できる。また、第１のＭＯＳＦＥＴ４５ａや第２のＭＯ
ＳＦＥＴ４５ｂの低電圧駆動化を行うべくゲート酸化膜
２３を薄膜化した場合においても、ゲート電極とドレイ
ン電極４３間の静電容量Ｃgdの増加が抑制され、スイッ
チングスピードを高速のままとすることができる。
【００２５】尚、上記の実施形態は、二重拡散形Ｎチャ
ネルＭＯＳＦＥＴが複数形成された装置であるがこれに
限るものではなく、バイポーラ型ＭＯＳＦＥＴであるＩ
ＧＢＴ等においても同様に構成することで同じ作用、効
果を得ることができる。
ネルＭＯＳＦＥＴが複数形成された装置であるがこれに
限るものではなく、バイポーラ型ＭＯＳＦＥＴであるＩ
ＧＢＴ等においても同様に構成することで同じ作用、効
果を得ることができる。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、微細化した素子においてもオン抵抗をその主
たる部分となるジャンクション抵抗が小さくできるので
低いものとすることができ、また素子の静電容量を低減
することができてスイッチングタイムを高速化すること
ができる等の効果を奏する。
によれば、微細化した素子においてもオン抵抗をその主
たる部分となるジャンクション抵抗が小さくできるので
低いものとすることができ、また素子の静電容量を低減
することができてスイッチングタイムを高速化すること
ができる等の効果を奏する。
【図１】本発明の一実施形態の第１の製造工程における
部分断面図である。
部分断面図である。
【図２】本発明の一実施形態の第２の製造工程における
部分平面図である。
部分平面図である。
【図３】本発明の一実施形態の第２の製造工程における
部分断面図である。
部分断面図である。
【図４】本発明の一実施形態の第３の製造工程における
部分断面図である。
部分断面図である。
【図５】本発明の一実施形態の第４の製造工程における
部分断面図である。
部分断面図である。
【図６】本発明の一実施形態の第５の製造工程における
部分断面図である。
部分断面図である。
【図７】本発明の一実施形態の第６の製造工程における
部分断面図である。
部分断面図である。
【図８】本発明の一実施形態の第７の製造工程における
部分断面図である。
部分断面図である。
【図９】本発明の一実施形態の第８の製造工程における
部分断面図である。
部分断面図である。
【図１０】本発明の一実施形態の第９の製造工程におけ
る部分断面図である。
る部分断面図である。
【図１１】本発明の一実施形態の第１０の製造工程にお
ける部分断面図である。
ける部分断面図である。
【図１２】従来例の部分断面図である。
【図１３】従来例の要部における各静電容量を説明する
ための図である。
ための図である。
２１…Ｎ+ 形シリコン半導体基板 ２２…Ｎ- 形シリコンエピタキシャル層 ２３…ゲート酸化膜 ２４…多結晶シリコン膜 ２５…ベース開口部 ２６…ゲート開口部 ２９…Ｐ形イオン ３２…Ｎ形イオン ３３…Ｐ形チャネル部ベース ３４…Ｎ形ドレイン３４ ３７…Ｐ+ 形ベース ４３…ドレイン電極
Claims (1)
- 【請求項１】 一導電形シリコン半導体基板上に該一導
電形シリコン半導体基板より低不純物濃度の一導電形シ
リコン半導体層を形成すると共に、該一導電形シリコン
半導体層上にゲート酸化膜、多結晶シリコン膜を順次積
層する工程と、前記多結晶シリコン膜を選択的に開口し
て第１の開口部と第２の開口部を形成し、さらに前記第
１の開口部より一導電形不純物をドープし前記第２の開
口部より反対導電形の不純物をドープして前記一導電形
シリコン半導体層内に前記第１の開口部には該一導電形
シリコン半導体層より不純物濃度の高い一導電形高不純
物濃度領域を形成し、前記第２の開口部には反対導電形
高不純物濃度領域をそれぞれ形成する工程を備えている
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147926A JPH10335643A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147926A JPH10335643A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335643A true JPH10335643A (ja) | 1998-12-18 |
Family
ID=15441215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147926A Pending JPH10335643A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335990A (ja) * | 2003-03-10 | 2004-11-25 | Fuji Electric Device Technology Co Ltd | Ｍｉｓ型半導体装置 |
| EP1703567A2 (en) * | 2005-03-17 | 2006-09-20 | Sanyo Electric Co., Ltd. | Insulated gate field-effect transistor and method of making the same |
| EP1717849A1 (en) * | 2005-04-27 | 2006-11-02 | STMicroelectronics S.r.l. | Process for manufacturing a MOS device with intercell ion implant |
| US7800173B2 (en) | 2007-03-02 | 2010-09-21 | Stmicroelectronics, S.R.L. | Manufacturing process of a vertical-conduction MISFET device with gate dielectric structure having differentiated thickness and vertical-conduction MISFET device thus manufacture |
-
1997
- 1997-06-05 JP JP9147926A patent/JPH10335643A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335990A (ja) * | 2003-03-10 | 2004-11-25 | Fuji Electric Device Technology Co Ltd | Ｍｉｓ型半導体装置 |
| EP1703567A2 (en) * | 2005-03-17 | 2006-09-20 | Sanyo Electric Co., Ltd. | Insulated gate field-effect transistor and method of making the same |
| EP1717849A1 (en) * | 2005-04-27 | 2006-11-02 | STMicroelectronics S.r.l. | Process for manufacturing a MOS device with intercell ion implant |
| WO2006114376A1 (en) * | 2005-04-27 | 2006-11-02 | Stmicroelectronics S.R.L. | Process for manufacturing a mos device with intercell ion implant |
| US8158463B2 (en) | 2005-04-27 | 2012-04-17 | Stmicroelectronics S.R.L. | Process and method for manufacturing a MOS device with intercell ion implant using one or more parallel enrichment windows |
| US8324669B2 (en) | 2005-04-27 | 2012-12-04 | Stmicroelectronics S.R.L. | Process for manufacturing a MOS device with intercell ion implant confined to the gate electrode region |
| US7800173B2 (en) | 2007-03-02 | 2010-09-21 | Stmicroelectronics, S.R.L. | Manufacturing process of a vertical-conduction MISFET device with gate dielectric structure having differentiated thickness and vertical-conduction MISFET device thus manufacture |
| US7968412B2 (en) | 2007-03-02 | 2011-06-28 | Stmicroelectronics, S.R.L. | Manufacturing process of a vertical-conduction MISFET device with gate dielectric structure having differentiated thickness and vertical-conduction MISFET device thus manufacture |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6255154B1 (en) | Semiconductor device and method of manufacturing the same | |
| US5879968A (en) | Process for manufacture of a P-channel MOS gated device with base implant through the contact window | |
| EP1826824A2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH09129868A (ja) | 半導体装置及びその製造方法 | |
| JPH10335643A (ja) | 半導体装置の製造方法 | |
| JPH0555593A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| JP2834058B2 (ja) | 半導体装置の製造方法 | |
| JP2656740B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPH09102506A (ja) | 半導体装置の製造方法 | |
| JP2973129B2 (ja) | Ｍｉｓ電界効果トランジスタ | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2000340676A (ja) | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 | |
| JP3233510B2 (ja) | 半導体装置の製造方法 | |
| JPH11102982A (ja) | 半導体集積回路 | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| JP4508304B2 (ja) | 半導体集積回路装置 | |
| JPH0282534A (ja) | 縦型ｍｏｓｆｅｔ及びその製造方法 | |
| JP2630863B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JP2004221245A (ja) | 半導体装置及びその製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP2569454B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPH1065154A (ja) | 半導体装置及びその製造方法 | |
| JPH0555589A (ja) | 絶縁ゲート形電界効果トランジスタ及びその製造方法 | |
| JPH0964356A (ja) | 半導体集積回路装置およびその製造方法 |