JPH10335653A

JPH10335653A - 半導体装置およびその駆動方法

Info

Publication number: JPH10335653A
Application number: JP9142575A
Authority: JP
Inventors: Akihide Shibata; 晃秀柴田; Hiroshi Iwata; 浩岩田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 1998-12-18
Anticipated expiration: 2017-05-30
Also published as: US6774440B1; JP4837154B2; WO1998054762A1

Abstract

(57)【要約】【課題】集積回路内に多数形成され、論理回路などを
構成するＭＯＳＦＥＴから成る半導体素子１において、
高機能化を図る。【解決手段】ウェル２内にソース領域３とドレイン領
域４とが形成され、かつそれらの領域間のチャネル領域
５上に、ゲート絶縁膜６を介してゲート電極７が形成さ
れるＭＯＳＦＥＴにおいて、たとえばＳＯＩ基板を用
い、かつフィールド酸化膜などによって各素子間を電気
的に絶縁し、各素子毎にソース領域３およびドレイン領
域４以外の領域で層間絶縁膜にコンタクト孔を形成し、
チャネル領域５から基板端子ＴＷを引出す。これによっ
て、ゲート端子ＴＧと該基板端子ＴＷとの２つを入力と
する２入力１出力の素子を実現することができ、論理回
路などを構成するにあたって、集積度を向上し、高速化
および低コスト化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳＦＥＴで実
現される半導体装置およびそれに所定動作を行わせるた
めの駆動方法に関する。

【０００２】

【従来の技術】前記ＭＯＳＦＥＴは、ゲート電極に印加
する電圧を変化することによって、ソース−ドレイン間
の電気的導通を制御することができ、たとえばＮ型のＭ
ＯＳＦＥＴでは、ゲート電極に、ハイレベルを入力する
とソース−ドレイン間が導通し、ローレベルを入力する
と遮断する。このとき、ウェルの電位は、通常は固定さ
れており、たとえば前記Ｎ型のＭＯＳＦＥＴではローレ
ベルに、Ｐ型のＭＯＳＦＥＴではハイレベルに固定され
ている。このようにして、従来からのＭＯＳＦＥＴは、
ゲート電極を入力とし、ソース−ドレイン間のスイッチ
ングを行う３端子素子として使用されている。

【０００３】図２２は、このようなＭＯＳＦＥＴを用い
る一例の、典型的な従来技術の半導体装置である論理回
路ｌｏｇ１の電気回路図である。この論理回路ｌｏｇ１
は、入力端子ｐ１，ｐ２への入力ｉｎ１，ｉｎ２がそれ
ぞれ与えられるＰＭＯＳＦＥＴ（ｑｐ１），（ｑｐ２）
の並列回路が、ハイレベルＶ_DDの電源ラインと出力端子
ｐ３との間に接続され、前記入力ｉｎ１，ｉｎ２がそれ
ぞれ与えられるＮＭＯＳＦＥＴ（ｑｎ１），（ｑｎ２）
の直列回路が、前記出力端子ｐ３とローレベルＧＮＤの
電源ラインとの間に介在されて構成され、入力ｉｎ１，
ｉｎ２の少くともいずれか一方がローレベルであるとき
に出力ｏｕｔをハイレベルとするＮＡＮＤ回路である。

【０００４】また、図２３は他の従来技術の論理回路ｌ
ｏｇ２の電気回路図である。この論理回路ｌｏｇ２は、
前記入力ｉｎ１，ｉｎ２がそれぞれ与えられるＰＭＯＳ
ＦＥＴ（ｑｐ１），（ｑｐ２）の直列回路が、ハイレベ
ルＶ_DDの電源ラインと出力端子ｐ３との間に介在され、
前記入力ｉｎ１，ｉｎ２がそれぞれ与えられるＮＭＯＳ
ＦＥＴ（ｑｎ１），（ｑｎ２）の並列回路が、前記出力
端子ｐ３とローレベルＧＮＤの電源ラインとの間に介在
されて構成され、入力ｉｎ１，ｉｎ２の少くともいずれ
か一方がハイレベルであるときに、出力ｏｕｔをローレ
ベルとするＮＯＲ回路である。

【０００５】

【発明が解決しようとする課題】上述のような従来技術
の半導体装置である論理回路ｌｏｇ１，ｌｏｇ２では、
各ＭＯＳＦＥＴが１つの入力に対してその出力が対応す
るので、上述のようにＮＡＮＤ回路やＮＯＲ回路に４個
のＭＯＳＦＥＴを必要とする。また、ＡＮＤ回路は前記
ＮＡＮＤ回路にＮＯＴ回路を直列に接続し、ＯＲ回路は
前記ＮＯＲ回路にＮＯＴ回路を直列に接続することによ
って実現できるので、それぞれ６個のＭＯＳＦＥＴを必
要とする。したがって、集積度の向上の障害となり、こ
のため動作速度の高速化、歩留まりの向上、およびコス
トの削減の妨げとなっている。

【０００６】本発明の目的は、高機能化を図ることがで
きる半導体装置およびその駆動方法を提供することであ
る。

【０００７】

【課題を解決するための手段】請求項１の発明に係る半
導体装置は、半導体基板と、前記半導体基板上に形成さ
れる下地絶縁膜と、前記下地絶縁膜上に形成され、かつ
電気絶縁性の素子分離領域で外囲されて隣接素子間が区
分され、第１の電極となるＰ，Ｎいずれか一方の導電型
式の半導体層と、前記半導体層内に形成され、Ｐ，Ｎい
ずれか他方の導電型式で第２の電極となるソース領域お
よび第３の電極となるドレイン領域と、前記ソース領域
とドレイン領域との間に形成されるチャネル領域と、前
記チャネル領域上に形成されるゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成され、第４の電極となるゲート電極
とを備え、前記素子分離領域で区分された各半導体層毎
に、ソース領域およびドレイン領域以外の領域にコンタ
クト孔を設けることを特徴とする。

【０００８】上記の構成によれば、半導体基板上に形成
した下地絶縁膜上に素子を形成するＳＯＩ（Silicon On
Insulator），ＳＯＳ（Silicon On Sapphire ）構造の
基板を用いることによって、各素子の形成領域を素子分
離領域によって、比較的容易に、電気的に分離すること
ができ、こうして各素子相互間の干渉を防止し、各素子
毎の個別の動作を可能とした状態で、分離された各素子
形成領域毎にＭＯＳＦＥＴを形成する。そして、その各
ＭＯＳＦＥＴの半導体層をコンタクト孔を介して外部と
電気的に接続して電極として使用可能とし、ゲートへの
入力と、この半導体層への入力との２つの入力を可能と
する４端子素子を実現する。

【０００９】したがって、１素子で２入力、１出力の回
路を実現することができ、ＭＯＳＦＥＴ単体の機能を向
上することができる。これによって、たとえば論理回路
を構成した場合には、集積回路化にあたって集積度を向
上することができ、動作速度の高速化、歩留まりの向上
およびコストの削減を図ることができる。

【００１０】また、請求項２の発明に係る半導体装置
は、半導体基板と、前記半導体基板内に形成されるＰ，
Ｎいずれか一方の導電型式のディープウェル領域と、前
記ディープウェル領域上に形成され、第１の電極となる
Ｐ，Ｎいずれか他方の導電型式のシャローウェル領域
と、前記シャローウェル領域内に形成され、Ｐ，Ｎいず
れか一方の導電型式で第２の電極となるソース領域およ
び第３の電極となるドレイン領域と、前記ソース領域と
ドレイン領域との間に形成されるチャネル領域と、前記
チャネル領域上に形成されるゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成され、第４の電極となるゲート電極と
を備え、相互に隣接する素子間が溝型分離領域によって
少くともシャローウェル領域が電気的に分離されてお
り、該溝型分離領域で隣接素子間が区分された各シャロ
ーウェル領域毎に、ソース領域およびドレイン領域以外
の領域にコンタクト孔を設けることを特徴とする。

【００１１】上記の構成によれば、バルク基板であって
も、各素子形成領域のシャローウェル領域を溝型分離領
域で電気的に絶縁することによって、各素子相互間の干
渉を防止し、各素子毎の個別の動作を可能とした状態
で、分離された各素子形成領域毎にＭＯＳＦＥＴを形成
する。そして、そのＭＯＳＦＥＴのシャローウェル領域
をコンタクト孔を介して外部と電気的に接続して電極と
して使用可能とし、ゲートへの入力と、このシャローウ
ェル領域への入力との２つの入力を可能とする４端子素
子を実現する。

【００１２】したがって、１素子で２入力、１出力の回
路を実現することができ、ＭＯＳＦＥＴ単体の機能を向
上することができる。これによって、たとえば論理回路
を構成した場合には、集積回路化にあたって集積度を向
上することができ、動作速度の高速化、歩留まりの向上
およびコストの削減を図ることができる。また、ＳＯ
Ｉ，ＳＯＳ基板を用いる場合よりも、低コスト化および
第１の電極の抵抗値を低減することができる。

【００１３】さらにまた、請求項３の発明に係る半導体
装置は、前記請求項１または２記載の半導体装置におい
て、導電型式が相互に逆極性の素子を一対とし、Ｐ型素
子のソースを高電位固定とし、Ｎ型素子のソースを低電
位固定とし、両者のゲートを共通に第１の入力端子と
し、両者のコンタクト孔を共通に第２の入力端子とし、
両者のドレインを共通に出力端子とすることを特徴とす
る。

【００１４】上記の構成によれば、Ｐ，Ｎ一対のＭＯＳ
ＦＥＴのうち、ＰＭＯＳＦＥＴのソースを高電位固定と
し、ＮＭＯＳＦＥＴのソースを低電位固定とし、両者の
ドレインを出力としたＣＭＯＳインバータの構成におい
て、両者のコンタクト孔を共通に第２の入力端子とし、
通常の入力である両者のゲートを共通に第１の入力端子
とする。

【００１５】したがって、２つの入力の電位またはチャ
ネル領域の不純物濃度等を適宜調整することによって、
ＮＡＮＤまたはＮＯＲ回路を実現することができる。こ
れによって、従来では４つのＭＯＳＦＥＴを要したこれ
らの回路を、２つのＭＯＳＦＥＴで実現することができ
る。

【００１６】さらにまた、請求項４の半導体装置は、前
記請求項１または２記載の半導体装置において、導電型
式が相互に逆極性の素子を一対とし、Ｐ型素子のソース
を高電位固定とし、Ｎ型素子のソースを低電位固定と
し、Ｐ型素子のゲートおよびＮ型素子のコンタクト孔を
共通に第１の入力端子とし、Ｎ型素子のゲートおよびＰ
型素子のコンタクト孔を共通に第２の入力端子とし、両
者のドレインを共通に出力端子とすることを特徴とす
る。

【００１７】上記の構成によっても、Ｐ，Ｎ一対のＭＯ
ＳＦＥＴのうち、ＰＭＯＳＦＥＴのソースを高電位固定
とし、ＮＭＯＳＦＥＴのソースを低電位固定とし、両者
のドレインを出力としたＣＭＯＳインバータの構成にお
いて、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴのゲートを
それぞれ第１および第２の入力端子とし、ＮＭＯＳＦＥ
ＴおよびＰＭＯＳＦＥＴのコンタクト孔もそれぞれ前記
第１および第２の入力端子とする。

【００１８】したがって、２つの入力の電位またはチャ
ネル領域の不純物濃度等を適宜調整することによって、
ＮＡＮＤまたはＮＯＲ回路を実現することができる。こ
れによって、従来では４つのＭＯＳＦＥＴを要したこれ
らの回路を、２つのＭＯＳＦＥＴで実現することができ
る。

【００１９】さらにまた、請求項５の発明に係る半導体
装置は、前記請求項１または２記載の半導体装置におい
て、導電型式が相互に逆極性の素子を一対とし、Ｎ型素
子のドレインを高電位固定とし、Ｐ型素子のドレインを
低電位固定とし、両者のゲートを共通に第１の入力端子
とし、両者のコンタクト孔を共通に第２の入力端子と
し、両者のソースを共通に出力端子とすることを特徴と
する。

【００２０】上記の構成によれば、２つの入力の電位ま
たはチャネル領域の不純物濃度等を適宜調整することに
よって、ＡＮＤまたはＯＲ回路を実現することができ
る。これによって、従来では６つのＭＯＳＦＥＴを要し
たこれらの回路を、２つのＭＯＳＦＥＴで実現すること
ができる。

【００２１】また、請求項６の発明に係る半導体装置
は、前記請求項１または２記載の半導体装置において、
導電型式が相互に逆極性の素子を一対とし、Ｎ型素子の
ドレインを高電位固定とし、Ｐ型素子のドレインを低電
位固定とし、Ｎ型素子のゲートおよびＰ型素子のコンタ
クト孔を共通に第１の入力端子とし、Ｐ型素子のゲート
およびＮ型素子のコンタクト孔を共通に第２の入力端子
とし、両者のドレインを共通に出力端子とすることを特
徴とする。

【００２２】上記の構成によっても、２つの入力の電位
またはチャネル領域の不純物濃度等を適宜調整すること
によって、ＡＮＤまたはＯＲ回路を実現することができ
る。これによって、従来では６つのＭＯＳＦＥＴを要し
たこれらの回路を、２つのＭＯＳＦＥＴで実現すること
ができる。

【００２３】さらにまた、請求項７の発明に係る半導体
装置の駆動方法は、請求項１〜６のいずれかに記載の半
導体装置において、ゲートおよびコンタクト孔をそれぞ
れ入力端子とし、相互に同期した個別の入力信号を入力
することを特徴とする。

【００２４】上記の構成によれば、クロックなどによっ
て同期した相互に同期の取れた２つの入力信号に対し
て、上記各素子が１つの出力信号を出力する。

【００２５】したがって、単純な１入力１出力のＯＮ／
ＯＦＦ動作ではなく、２入力１出力の論理回路の動作を
実現することができ、少ない素子数で論理回路を構成す
ることができる。

【００２６】

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１〜図３に基づいて説明すれば以下の通りであ
る。

【００２７】図１は、本発明の基本的な構成を説明する
ための本発明の実施の第１の形態である半導体素子１を
模式的に示す断面図である。ウェル２内に、ソース領域
３とドレイン領域４とが形成され、これらの間のチャネ
ル領域５上に、ゲート絶縁膜６を介してゲート電極７が
形成されて構成される通常のＭＯＳＦＥＴの構造におい
て、ウェル２からコンタクト孔を介して基板端子ＴＷを
引出してこれを第１の電極とし、ソース領域３から引出
されて第２の電極となるソース端子ＴＳと、ドレイン領
域４から引出されて第３の電極となるドレイン端子ＴＤ
と、ゲート電極７から引出されて第４の電極となるゲー
ト端子ＴＧとの４端子構成とする。第１の入力端子であ
る前記ゲート端子ＴＧと第２の入力端子である前記基板
端子ＴＷとには、それぞれクロック信号などに基づいて
相互に同期の取れた個別の入力ＩＮ１，ＩＮ２が与えら
れる。なお、ドレイン−ソース間には適当なドレイン電
圧が印加されているものとする。

【００２８】前記半導体素子１において、ウェル２がＰ
型に形成されるＭＯＳＦＥＴの場合には、入力ＩＮ１，
ＩＮ２の電位に対するドレイン電流の関係が、たとえば
図２で示すようになる。入力ＩＮ２、すなわちウェル電
位が低電位（Ｌ）であり、かつ入力ＩＮ１、すなわちゲ
ート電位が低電位（Ｌ）であるときのドレイン電流はＩ
_LLとなり、前記入力ＩＮ２が低電位（Ｌ）であり、かつ
入力ＩＮ１が高電位（Ｈ）であるときのドレイン電流は
Ｉ_HLとなる。

【００２９】これに対して、入力ＩＮ２が高電位（Ｈ）
であり、かつ入力ＩＮ１が低電位（Ｌ）であるときには
Ｉ_LHのドレイン電流が流れ、入力ＩＮ２が高電位（Ｈ）
であり、かつ入力ＩＮ１も高電位（Ｈ）であるときには
Ｉ_HHのドレイン電流が流れる。

【００３０】このように、同じ入力ＩＮ１に対しても、
入力ＩＮ２の電位が高い方がドレイン電流が大きくなっ
ている。これは、ＭＯＳＦＥＴにおいて、ウェル２に正
の電圧を印加すると、チャネル領域の電位障壁が低下
し、閾値電圧が低下することによるものであり、すなわ
ちゲート電極７に正の電圧を印加していったときに、ド
レイン電流の流れ始める電圧が低下することによるもの
である。

【００３１】この図２から、入力ＩＮ２が低電位（Ｌ）
であるときには、入力ＩＮ１が高電位（Ｈ）と低電位
（Ｌ）とのいずれであっても、ドレイン電流には殆ど差
が生じないけれども、入力ＩＮ２が高電位（Ｈ）である
ときには、入力ＩＮ１に対して、高電位（Ｈ）と低電位
（Ｌ）とでドレイン電流に大きな差が生じる。したがっ
て、この図２の例では、入力ＩＮ１，ＩＮ２がともに高
電位（Ｈ）である場合のみドレイン−ソース間が導通
し、その他の場合には遮断する動作を実現している。

【００３２】一方、動作特性を図３のように設定するこ
とによって、入力ＩＮ１，ＩＮ２の少くともいずれか一
方が高電位（Ｈ）であるときには、ドレイン−ソース間
が導通し、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）で
あるときにのみ遮断する動作を実現することができる。

【００３３】これら図２で示す特性と図３で示す特性と
は、前記図１で示すような構造の半導体素子１におい
て、たとえばチャネル領域５の不純物濃度や、入力ＩＮ
１，ＩＮ２の高電位（Ｈ）のレベルおよび低電位（Ｌ）
のレベルを適宜調整することによって、選択することが
できる。なお、前記ウェル２がＮ型に形成されるＰＭＯ
ＳＦＥＴの場合には、これら図２および図３とは逆の動
作特性となる。

【００３４】このようにして、相互に同期した２つの入
力ＩＮ１，ＩＮ２に対して１つの出力を得ることができ
る素子を、１つの素子で実現して、該素子の高機能化を
図り、集積回路化にあたって集積度を向上することがで
きる。

【００３５】本発明の実施の第２の形態について、図４
〜図６に基づいて説明すれば以下の通りである。

【００３６】図４〜図６は、上述の半導体素子１を具体
的に実現するようにした半導体素子１１の構造を示す図
である。図４は正面図であり、図５は図４の切断面線Ｖ
−Ｖから見た断面図であり、図６は図４の切断面線VI−
VIから見た断面図である。なお図４では、後述する上部
メタル配線および層間絶縁膜を取除いた実質の素子部分
を示している。

【００３７】この半導体素子１１は、半導体基板１２上
に下地絶縁膜１３が形成され、さらにこの下地絶縁膜１
３上に半導体層１４が形成されたＳＯＩ基板を用いてい
る。また、半導体層１４は、隣接素子間でフィールド酸
化膜１５によって相互に電気的に分離されており、隣接
する素子間のウェル電位の変化の影響を受けないように
構成されている。半導体層１４内には、該半導体層１４
の導電型式とは逆の導電型式、すなわち、たとえば該半
導体素子１１がＮＭＯＳＦＥＴであるときには、該半導
体層１４の導電型式はＰ型であり、Ｎ型となる前記ソー
ス領域３およびドレイン領域４が形成され、それらのソ
ース領域３とドレイン領域４との間のチャネル領域上
に、前記ゲート絶縁膜６を介してゲート電極７が形成さ
れている。

【００３８】このように形成された素子は、層間絶縁膜
１６で被覆されている。この層間絶縁膜１６には、コン
タクト孔１７，１８，１９が形成されて上部メタル配線
２１，２２，２３がそれぞれ前記ソース領域３、ドレイ
ン領域４、ゲート電極７と電気的に接続される。これに
よって、該上部メタル配線２１，２２，２３が、それぞ
れ前記ソース端子ＴＳ、ドレイン端子ＴＤ、第１の入力
端子であるゲート端子ＴＧとなる。また、この層間絶縁
膜１６において、前記ソース領域３およびドレイン領域
４以外の領域に、コンタクト孔２０が形成されている。
前記半導体層１４において、このコンタクト孔２０に対
応する領域１４ａは、前記半導体層と同じ導電型式で不
純物濃度の濃い領域であり、この領域１４ａによって、
前記コンタクト孔２０に形成される上部メタル配線２４
は、半導体層１４とオーミック接続されて、該上部メタ
ル配線２４は第２の入力端子である基板端子ＴＷとな
る。

【００３９】このような構造によって、ＳＯＩ基板を用
いて、さらに半導体層１４にフィールド酸化膜１５を形
成するだけで、比較的容易に、隣接素子間を絶縁分離し
て、前記図１で示すような４端子素子を実現することが
できる。

【００４０】本発明の実施の第３の形態について、図７
〜図９に基づいて説明すれば以下の通りである。

【００４１】図７〜図９は、前記図１で示す半導体素子
１を、前記図４〜図６で示す半導体素子１１とは異なる
構造で実現するようにした、半導体素子３１の構造を示
す図である。図７は正面図であり、図８は図７の切断面
線VIII−VIIIから見た断面図であり、図９は図７の切断
面線IX−IXから見た断面図である。なお図７では、層間
絶縁膜および上部メタル配線を省略している。

【００４２】この半導体素子３１では、半導体基板３２
内に、ディープウェル領域３３と、このディープウェル
領域３３とは逆の導電形式のシャローウェル領域３４と
を積層形成するようにした基板を用いる。なお、前記シ
ャローウェル領域３４内には、該シャローウェル領域３
４の抵抗を低減するための高濃度埋込領域３５が形成さ
れており、また隣接する素子間は、電気絶縁性の溝型素
子分離領域３６によって相互に電気的に分離されてい
る。前記シャローウェル領域３４には、該シャローウェ
ル領域３４と逆の導電形式のソース領域３およびドレイ
ン領域４が形成されており、またこのソース領域３とド
レイン領域４との間のチャネル領域上には、ゲート絶縁
膜６を介してゲート電極７が形成されている。

【００４３】前記ソース領域３、ドレイン領域４および
ゲート電極７は、層間絶縁膜３７に形成されたコンタク
ト孔４１，４２，４３を介して、上部メタル配線４５，
４６，４７にそれぞれ電気的に接続されている。また、
前記シャローウェル領域３４において、前記ソース領域
３およびドレイン領域４以外の領域に、不純物濃度の濃
い領域３４ａが形成されており、この領域３４ａは前記
層間絶縁膜３７に形成されたコンタクト孔４４を介し
て、上部メタル配線４８と電気的に接続される。これに
よって、シャローウェル領域３４は、上部メタル配線４
８とオーミック接続される。前記領域３４ａとゲート電
極７との間には、フィールド酸化膜３８が形成されてい
る。

【００４４】この半導体素子３１において、前記ソース
領域３およびドレイン領域４は、たとえばその深さが約
１００ｎｍおよび不純物濃度が１×１０²⁰／ｃｍ³以上
に形成され、シャローウェル領域３４は、その深さが約
１，０００ｎｍおよび不純物濃度が５×１０¹⁶〜１×１
０¹⁷／ｃｍ³に形成され、高濃度埋込領域３５は、その
不純物の濃度分布がピークとなる深さが５００〜７００
ｎｍ、またそのピーク濃度が約１×１０¹⁸〜１×１０¹⁹
／ｃｍ³に形成され、ディープウェル領域３３は、その
深さが約３μｍおよび不純物濃度が約５×１０¹⁶／ｃｍ
³に形成される。なお、各領域の深さおよび不純物濃度
は、これに限るものではない。

【００４５】また、前記溝型素子分離領域３６の深さ
は、シャローウェル領域３４の深さに、該シャローウェ
ル領域３４とディープウェル領域との接合によって形成
される空乏層幅（正確には該空乏層幅のうち、ディープ
ウェル領域３３側に伸びている長さ）を加算した値以上
に設定することによって、隣接する素子間でシャローウ
ェル領域３４を相互に電気的に絶縁することができる。

【００４６】一方、前記溝型素子分離領域３６の深さ
が、シャローウェル領域３４の深さと、該シャローウェ
ル領域３４とディープウェル領域３３との接合によって
形成される空乏層幅との合計値に達しない場合には、デ
ィープウェル領域３３側の空乏層によって、隣接する素
子のシャローウェル領域３３間が電気的に導通すること
になり、パンチスルーが発生してしまう。

【００４７】このため、前述のように構成することによ
って、素子形成上の最小加工寸法に略等しい溝型分離領
域３６部分の僅かなスペースが増加するだけで、隣接す
る素子間を相互に電気的に絶縁することができる。これ
によって、前述の図４〜図６で示す半導体素子１１のよ
うに、ボディー抵抗が高く、高価なＳＯＩ基板を用いる
ことなく、前記図１で示すような４端子の半導体素子１
を構成することができる。

【００４８】本発明の実施の第４の形態について、図１
０および図１１に基づいて説明すれば以下の通りであ
る。

【００４９】図１０は、単位素子である前述の半導体素
子１，１１，３１を用いる具体例を示すものであり、Ｃ
ＭＯＳ構成の論理回路ＬＯＧ１の電気回路図である。こ
の論理回路ＬＯＧ１は、対を成すＰＭＯＳＦＥＴ（Ｑ
Ｐ）と、ＮＭＯＳＦＥＴ（ＱＮ）とを備えており、ＰＭ
ＯＳＦＥＴ（ＱＰ）のソースＴＳＰがハイレベル
（Ｖ_DD）の電源ラインと接続され、ＮＭＯＳＦＥＴ（Ｑ
Ｎ）のソースＴＳＮがローレベル（ＧＮＤ）の電源ライ
ンと接続され、両ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）のド
レインＴＤＰ，ＴＤＮが共通に出力端子Ｐ３に接続さ
れ、ゲートＴＧＰ，ＴＧＮが共通に第１の入力端子Ｐ１
に接続される通常のＣＭＯＳインバータの構成におい
て、基板端子ＴＷＰ，ＴＷＮを共通に第２の入力端子Ｐ
２に接続するようにしたものである。

【００５０】また、電源電圧Ｖ_DDやチャネル領域の不純
物濃度を適宜選択することによって、ＰＭＯＳＦＥＴ
（ＱＰ）の入力ＩＮ１，ＩＮ２に対するドレイン電流の
動作特性は、図１１（ａ）で示すように設定されてお
り、同様にＮＭＯＳＦＥＴ（ＱＮ）の入力ＩＮ１，ＩＮ
２に対するドレイン電流の動作特性は、図１１（ｂ）で
示すように設定されている。すなわち、両ＭＯＳＦＥＴ
（ＱＰ），（ＱＮ）は、ともに入力ＩＮ２が低電位
（Ｌ）のときには閾値電圧（グラフにおける折点）が高
電位（Ｈ）より高く、入力ＩＮ２が高電位（Ｈ）である
ときには閾値電圧が該高電位（Ｈ）より低く、かつ低電
位（Ｌ）より高くなるように設定されている。

【００５１】上述のように構成された論理回路ＬＯＧ１
では、入力ＩＮ１が低電位（Ｌ）であるときには、入力
ＩＮ２の電位に拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は導通
し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高
電位（Ｈ）となる。これに対して、入力ＩＮ１が高電位
（Ｈ）であると、入力ＩＮ２が低電位（Ｌ）であるとき
にＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ
（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）となり、
入力ＩＮ２も高電位（Ｈ）となると、ＰＭＯＳＦＥＴ
（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、
出力ＯＵＴは低電位（Ｌ）となる。以上の動作をまとめ
ると表１のようになり、入力ＩＮ１，ＩＮ２がともに高
電位（Ｈ）であるときにのみ出力ＯＵＴが低電位（Ｌ）
となり、入力ＩＮ１，ＩＮ２の少なくともいずれか一方
が低電位（Ｌ）であるときには出力ＯＵＴが高電位
（Ｈ）となるＮＡＮＤ動作を実現することが理解され
る。

【００５２】

【表１】

【００５３】したがって、通常は４個のＭＯＳＦＥＴが
必要なＮＡＮＤ回路を、２個のＭＯＳＦＥＴで実現する
ことができ、集積回路化にあたって、集積度を向上する
ことができる。

【００５４】本発明の実施の第５の形態について、図１
２および図１３に基づいて説明すれば以下の通りであ
る。

【００５５】図１２は、本発明の実施の第５の形態の論
理回路ＬＯＧ２の電気回路図である。この論理回路ＬＯ
Ｇ２は、Ｐ，Ｎ一対のＭＯＳＦＥＴ（ＱＰ），（ＱＮ）
を備えて構成されており、ＰＭＯＳＦＥＴ（ＱＰ）のソ
ースＴＳＰは前記ハイレベル（Ｖ_DD）の電源ラインに接
続され、ＮＭＯＳＦＥＴ（ＱＮ）のソースＴＳＮはロー
レベル（ＧＮＤ）の電源ラインに接続され、両者のドレ
インＴＤＰ，ＴＤＮが共通に出力端子Ｐ３に接続される
点は、前述の論理回路ＬＯＧ１と類似している。しかし
ながら、ＰＭＯＳＦＥＴ（ＱＰ）のゲートＴＧＰとＮＭ
ＯＳＦＥＴ（ＱＮ）の基板端子ＴＷＮとを共通に入力端
子Ｐ１に接続し、ＮＭＯＳＦＥＴ（ＱＮ）のゲートＴＧ
ＮとＰＭＯＳＦＥＴ（ＱＰ）の基板端子ＴＷＰとを共通
に入力端子Ｐ２に接続している。

【００５６】また、この論理回路ＬＯＧ２の動作特性
は、図１３で示すように設定されている。すなわち、Ｐ
ＭＯＳＦＥＴ（ＱＰ）は、図１３（ａ）で示すように、
入力ＩＮ２、すなわちウェル電位が低電位（Ｌ）である
ときには閾値電圧が高電位（Ｈ）より高く、前記入力Ｉ
Ｎ２が高電位（Ｈ）であるときには前記閾値電圧が前記
高電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなる
ように設定されている。これに対して、ＮＭＯＳＦＥＴ
（ＱＮ）は、図１３（ｂ）で示すように、入力ＩＮ１が
低電位（Ｌ）であるときには閾値電圧が高電位（Ｈ）よ
り高く、前記入力ＩＮ１が高電位（Ｈ）であるときには
前記閾値電圧が前記高電位（Ｈ）より低く、かつ低電位
（Ｌ）より高くなるように設定されている。

【００５７】したがって、入力ＩＮ１が低電位（Ｌ）で
あるときには、入力ＩＮ２のレベルに拘らず、ＰＭＯＳ
ＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮
断し、出力ＯＵＴは高電位（Ｈ）となる。また、入力Ｉ
Ｎ１が高電位（Ｈ）では、入力ＩＮ２が低電位（Ｌ）で
あると、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦ
ＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）とな
る。さらにまた、入力ＩＮ１，ＩＮ２がともに高電位
（Ｈ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は遮断
し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低
電位（Ｌ）となる。

【００５８】すなわち、前記表１で示すように、入力Ｉ
Ｎ１，ＩＮ２がともに高電位（Ｈ）であるときにのみ出
力ＯＵＴは低電位（Ｌ）となり、その他の場合には出力
ＯＵＴは高電位（Ｈ）となる。このように構成してもま
た、前記ＮＡＮＤ動作を実現することができる。

【００５９】本発明の実施の第６の形態について、図１
４に基づいて説明すれば以下の通りである。

【００６０】本実施の第６の形態では、前述の図１０で
示す論理回路ＬＯＧ１において、ＭＯＳＦＥＴ（Ｑ
Ｐ），（ＱＮ）の動作特性を、それぞれ前記図１１
（ａ）および図１１（ｂ）のように設定するのではな
く、図１４（ａ）および図１４（ｂ）のように設定す
る。すなわち、ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）とも
に、入力ＩＮ２が低電位（Ｌ）であるときには、閾値電
圧が該低電位（Ｌ）より高く、かつ高電位（Ｈ）より低
く、入力ＩＮ２が高電位（Ｈ）であるときには、前記閾
値電圧が該低電位（Ｌ）より低くなるように設定されて
いる。

【００６１】これによって、入力ＩＮ１が高電位（Ｈ）
であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳ
ＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導
通し、出力ＯＵＴは低電位（Ｌ）となる。また、入力Ｉ
Ｎ１が低電位（Ｌ）であり、かつ入力ＩＮ２が高電位
（Ｈ）であるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断
し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低
電位（Ｌ）となる。さらにまた、入力ＩＮ１，ＩＮ２が
ともに低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ
（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、
出力ＯＵＴは高電位（Ｈ）となる。したがって、これら
の動作をまとめると、表２で示すように、入力ＩＮ１，
ＩＮ２がともに低電位（Ｌ）であるときにのみ出力ＯＵ
Ｔが高電位（Ｈ）となり、その他の場合には出力ＯＵＴ
が低電位（Ｌ）となるＮＯＲ動作を実現することができ
る。

【００６２】

【表２】

【００６３】このようにして、通常は４個のＭＯＳＦＥ
Ｔが必要なＮＯＲ回路を、２個のＭＯＳＦＥＴによって
実現することができる。

【００６４】本発明の実施の第７の形態について、図１
５に基づいて説明すれば以下の通りである。

【００６５】図１５は、本発明の実施の第７の形態の動
作特性を示すグラフであり、前述の図１２で示す論理回
路ＬＯＧ２に適用される。図１５（ａ）はＰＭＯＳＦＥ
Ｔ（ＱＰ）の動作特性を表し、図１５（ｂ）はＮＭＯＳ
ＦＥＴ（ＱＮ）の動作特性を表す。すなわち、ＰＭＯＳ
ＦＥＴ（ＱＰ）のウェル電位（入力ＩＮ２）およびＮＭ
ＯＳＦＥＴ（ＱＮ）のウェル電位（入力ＩＮ１）が、と
もに低電位（Ｌ）であるときには、それぞれの閾値電圧
が該低電位（Ｌ）より高く、かつ高電位（Ｈ）より低く
設定され、ウェル電位がともに高電位（Ｈ）であるとき
には、閾値電圧が該低電位（Ｌ）より低くなるように設
定されている。

【００６６】したがって、入力ＩＮ１が高電位（Ｈ）で
あるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦ
ＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通
し、出力ＯＵＴは低電位（Ｌ）となる。また、入力ＩＮ
１が低電位（Ｌ）であり、入力ＩＮ２が高電位（Ｈ）で
あるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭ
ＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低電位
（Ｌ）となる。さらにまた、入力ＩＮ１，ＩＮ２がとも
に低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ（Ｑ
Ｐ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力
ＯＵＴは高電位（Ｈ）となる。

【００６７】したがって、このように構成してもまた、
前記表２で示すように、入力ＩＮ１，ＩＮ２がともに低
電位（Ｌ）であるときにのみ出力ＯＵＴが高電位（Ｈ）
となり、その他の場合には低電位（Ｌ）となるＮＯＲ動
作を実現することができる。

【００６８】本発明の実施の第８の形態について、図１
６および図１７に基づいて説明すれば以下の通りであ
る。

【００６９】図１６は、本発明の実施の第８の形態の論
理回路ＬＯＧ３の電気回路図である。この論理回路ＬＯ
Ｇ３では、ＮＭＯＳＦＥＴ（ＱＮ）のドレインＴＤＮが
ハイレベル（Ｖ_DD）の電源ラインと接続され、ＰＭＯＳ
ＦＥＴ（ＱＰ）のドレインＴＤＰがローレベル（ＧＮ
Ｄ）の電源ラインと接続され、両ＭＯＳＦＥＴ（Ｑ
Ｐ），（ＱＮ）のソースＴＳＰ，ＴＳＮが共通に出力端
子Ｐ３に接続され、ゲートＴＧＰ，ＴＧＮが共通に第１
の入力端子Ｐ１に接続され、基板端子ＴＷＰ，ＴＷＮが
共通に第２の入力端子Ｐ２に接続される。

【００７０】また、電源電圧Ｖ_DDやチャネル領域の不純
物濃度を適宜選択することによって、ＰＭＯＳＦＥＴ
（ＱＰ）の入力ＩＮ１，ＩＮ２に対するドレイン電流の
動作特性は、図１７（ａ）で示すように設定されてお
り、同様にＮＭＯＳＦＥＴ（ＱＮ）の入力ＩＮ１，ＩＮ
２に対するドレイン電流の動作特性は、図１７（ｂ）で
示すように設定されている。

【００７１】すなわち、両ＭＯＳＦＥＴ（ＱＰ），（Ｑ
Ｎ）がともに入力ＩＮ２、すなわちウェル電位が低電位
（Ｌ）であるときには、閾値電圧が高電位（Ｈ）より高
くなるように設定され、入力ＩＮ２が高電位（Ｈ）であ
るときには、閾値電圧が該高電位（Ｈ）より低く、かつ
低電位（Ｌ）より高くなるように設定されている。

【００７２】したがって、入力ＩＮ１が低電位（Ｌ）で
あるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦ
ＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断
し、出力ＯＵＴは低電位（Ｌ）となる。また、入力ＩＮ
１が高電位（Ｈ）であり、入力ＩＮ２が低電位（Ｌ）で
あるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭ
ＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位
（Ｌ）となる。さらにまた、入力ＩＮ１，ＩＮ２がとも
に高電位（Ｈ）であるときには、ＰＭＯＳＦＥＴ（Ｑ
Ｐ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力
ＯＵＴは高電位（Ｈ）となる。

【００７３】したがって、表３で示すように、入力ＩＮ
１，ＩＮ２がともに高電位（Ｈ）であるときにのみ出力
ＯＵＴは高電位（Ｈ）となり、その他の場合には出力Ｏ
ＵＴは低電位（Ｌ）となって、ＡＮＤ動作を行うことが
理解される。

【００７４】

【表３】

【００７５】このようにして、従来技術で述べたよう
に、通常６個のＭＯＳＦＥＴで構成されるＡＮＤ回路
を、２個のＭＯＳＦＥＴで実現することができる。

【００７６】本発明の実施の第９の形態について、図１
８および図１９に基づいて説明すれば以下の通りであ
る。

【００７７】図１８は、本発明の実施の第９の形態の論
理回路ＬＯＧ４の電気回路図である。この論理回路ＬＯ
Ｇ４では、ＮＭＯＳＦＥＴ（ＱＮ）のドレインＴＤＮは
前記ハイレベル（Ｖ_DD）の電源ラインに接続され、ＰＭ
ＯＳＦＥＴ（ＱＰ）のドレインＴＤＰはローレベル（Ｇ
ＮＤ）の電源ラインに接続され、両者のソースＴＳＰ，
ＴＳＮが共通に出力端子Ｐ３に接続される点は、前述の
論理回路ＬＯＧ３と類似している。しかしながら、ＮＭ
ＯＳＦＥＴ（ＱＮ）のゲートＴＧＮとＰＭＯＳＦＥＴ
（ＱＰ）の基板端子ＴＷＰとを共通に入力端子Ｐ１に接
続し、ＰＭＯＳＦＥＴ（ＱＰ）のゲートＴＧＰとＮＭＯ
ＳＦＥＴ（ＱＮ）の基板端子ＴＷＮとを共通に入力端子
Ｐ２に接続している。

【００７８】また、この論理回路ＬＯＧ４の動作特性
は、図１９で示すように設定されている。すなわち、Ｐ
ＭＯＳＦＥＴ（ＱＰ）は、図１９（ａ）で示すように、
入力ＩＮ１、すなわちウェル電位が低電位（Ｌ）である
ときには閾値電圧が高電位（Ｈ）より高く、前記入力Ｉ
Ｎ１が高電位（Ｈ）であるときには前記閾値電圧が前記
高電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなる
ように設定されている。これに対して、ＮＭＯＳＦＥＴ
（ＱＮ）は、図１９（ｂ）で示すように、入力ＩＮ２が
低電位（Ｌ）であるときには閾値電圧が高電位（Ｈ）よ
り高く、前記入力ＩＮ２が高電位（Ｈ）であるときには
前記閾値電圧が前記高電位（Ｈ）より低く、かつ低電位
（Ｌ）より高くなるように設定されている。

【００７９】したがって、入力ＩＮ１が低電位（Ｌ）で
あるときには、入力ＩＮ２のレベルに拘らず、ＰＭＯＳ
ＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮
断し、出力ＯＵＴは低電位（Ｌ）となる。また、入力Ｉ
Ｎ１が高電位（Ｈ）では、入力ＩＮ２が低電位（Ｌ）で
あると、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦ
ＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位（Ｌ）とな
る。さらにまた、入力ＩＮ１，ＩＮ２がともに高電位
（Ｈ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は遮断
し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高
電位（Ｈ）となる。

【００８０】すなわち、前記表３で示すように、入力Ｉ
Ｎ１，ＩＮ２がともに高電位（Ｈ）であるときにのみ出
力ＯＵＴは高電位（Ｈ）となり、その他の場合には出力
ＯＵＴは低電位（Ｌ）となる。このように構成してもま
た、前記ＡＮＤ動作を実現することができる。

【００８１】本発明の実施の第１０の形態について、図
２０に基づいて説明すれば以下の通りである。

【００８２】図２０は、本発明の実施の第１０の形態の
動作特性を示すグラフである。この動作特性は、前述の
図１６で示す論理回路ＬＯＧ３に適用される。図２０
（ａ）はＰＭＯＳＦＥＴ（ＱＰ）の動作特性を表し、図
２０（ｂ）はＮＭＯＳＦＥＴ（ＱＮ）の動作特性を表
す。したがって、ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）のウ
ェル電位、すなわち入力ＩＮ２がともに低電位（Ｌ）で
あるときには、閾値電圧が該低電位（Ｌ）より高く、か
つ高電位（Ｈ）より低く、入力ＩＮ２が高電位（Ｈ）で
あるときには、閾値電圧が該低電位（Ｌ）より低くなる
ように設定されている。

【００８３】これによって、入力ＩＮ１が高電位（Ｈ）
であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳ
ＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導
通し、出力ＯＵＴは高電位（Ｈ）となる。また、入力Ｉ
Ｎ１が低電位（Ｌ）であり、入力ＩＮ２が高電位（Ｈ）
であるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、Ｎ
ＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位
（Ｈ）となる。さらにまた、入力ＩＮ１，ＩＮ２がとも
に低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ（Ｑ
Ｐ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力
ＯＵＴは低電位（Ｌ）となる。

【００８４】すなわち、表４で示すように、入力ＩＮ
１，ＩＮ２がともに低電位（Ｌ）であるときにのみ出力
ＯＵＴが低電位（Ｌ）となり、その他の場合には出力Ｏ
ＵＴが高電位（Ｈ）となるＯＲ動作を実現することが理
解される。

【００８５】

【表４】

【００８６】このようにして、前述のように通常では６
個のＭＯＳＦＥＴで構成されるＯＲ回路を、２個のＭＯ
ＳＦＥＴで実現することができる。

【００８７】本発明の実施の第１１の形態について、図
２１に基づいて説明すれば以下の通りである。

【００８８】図２１は、本発明の実施の第１１の形態の
動作特性を示すグラフであり、前述の図１８で示す論理
回路ＬＯＧ４に適用される。図２１（ａ）はＰＭＯＳＦ
ＥＴ（ＱＰ）の動作特性を表し、図２１（ｂ）はＮＭＯ
ＳＦＥＴ（ＱＮ）の動作特性を表す。すなわち、ＰＭＯ
ＳＦＥＴ（ＱＰ）のウェル電位（入力ＩＮ１）、および
ＮＭＯＳＦＥＴ（ＱＮ）のウェル電位（入力ＩＮ２）が
低電位（Ｌ）であるときに閾値電圧が該低電位（Ｌ）よ
り高く、かつ高電位（Ｈ）より低くなり、前記ウェル電
位が高電位（Ｈ）であるときには、閾値電圧が低電位
（Ｌ）より低くなるように設定されている。

【００８９】したがって、入力ＩＮ１が高電位（Ｈ）で
あるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦ
ＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通
し、出力ＯＵＴは高電位（Ｈ）となる。また、入力ＩＮ
１が低電位（Ｌ）であり、入力ＩＮ２が高電位（Ｈ）で
あるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭ
ＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位
（Ｈ）となる。さらにまた、入力ＩＮ１，ＩＮ２がとも
に低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ（Ｑ
Ｐ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力
ＯＵＴは低電位（Ｌ）となる。

【００９０】すなわち、前記表４で示すように、入力Ｉ
Ｎ１，ＩＮ２がともに低電位（Ｌ）であるときにのみ出
力ＯＵＴが低電位（Ｌ）となり、その他の場合には出力
ＯＵＴが高電位（Ｈ）となり、このように構成してもま
た、前記ＯＲ動作を実現することができる。

【００９１】

【発明の効果】請求項１の発明に係る半導体装置は、以
上のように、ＳＯＩ，ＳＯＳ構造の基板上で、各素子の
形成領域を素子分離領域によって電気的に分離し、分離
された各素子形成領域毎にＭＯＳＦＥＴを形成し、その
ＭＯＳＦＥＴの半導体層をコンタクト孔を介して外部と
電気的に接続して電極として使用可能とする。

【００９２】それゆえ、１素子で２入力、１出力の回路
を実現することができ、ＭＯＳＦＥＴ単体の機能を向上
することができる。これによって、たとえば論理回路を
構成した場合には、集積回路化にあたって集積度を向上
することができ、動作速度の高速化、歩留まりの向上お
よびコストの削減を図ることができる。

【００９３】また、請求項２の発明に係る半導体装置
は、以上のように、半導体基板内にＰ，Ｎいずれか一方
の導電型式のディープウェル領域と、Ｐ，Ｎいずれか他
方の導電型式のシャローウェル領域とを形成し、かつ相
互に隣接する素子間が溝型分離領域によって少くともそ
のシャローウェル領域を電気的に分離したバルク基板を
用い、分離された各素子形成領域毎にＭＯＳＦＥＴを形
成し、そのＭＯＳＦＥＴのソース領域およびドレイン領
域以外の領域にコンタクト孔を設け、シャローウェル領
域を外部と電気的に接続して電極として使用可能とす
る。

【００９４】上記の構成によれば、バルク基板であって
も、各素子形成領域のシャローウェル領域を溝型素子分
離領域で電気的に絶縁することによって、各素子相互間
の干渉を防止して各素子毎の個別の動作を可能とする。
そして、そのＭＯＳＦＥＴの半導体層をコンタクト孔を
介して外部と電気的に接続して電極として使用可能と
し、ゲートへの入力とこの半導体層への入力との２つの
入力を可能とする。

【００９５】それゆえ、１素子で２入力、１出力の回路
を実現することができ、ＭＯＳＦＥＴ単体の機能を向上
することができる。これによって、たとえば論理回路を
構成した場合には、集積回路化にあたって集積度を向上
することができ、動作速度の高速化、歩留まりの向上お
よびコストの削減を図ることができる。また、ＳＯＩ，
ＳＯＳ基板を用いる場合よりも、低コスト化および第１
の電極の抵抗値を低減することができる。

【００９６】さらにまた、請求項３の発明に係る半導体
装置は、以上のように、前記請求項１または２記載の半
導体装置において、導電型式が相互に逆極性の素子を一
対としたＣＭＯＳインバータの構成において、両者のコ
ンタクト孔を共通に第２の入力端子とし、通常の入力で
ある両者のゲートを共通に第１の入力端子とする。

【００９７】それゆえ、２つの入力の電位またはチャネ
ル領域の不純物濃度を適宜調整することによって、ＮＡ
ＮＤまたはＮＯＲ回路を実現することができ、従来では
４つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭ
ＯＳＦＥＴで実現することができる。

【００９８】さらにまた、請求項４の発明に係る半導体
装置は、以上のように、前記請求項１または２記載の半
導体装置において、導電型式が相互に逆極性の素子を一
対としたＣＭＯＳインバータの構成において、ＰＭＯＳ
ＦＥＴおよびＮＭＯＳＦＥＴのゲートをそれぞれ第１お
よび第２の入力端子とし、ＮＭＯＳＦＥＴおよびＰＭＯ
ＳＦＥＴのコンタクト孔もそれぞれ前記第１および第２
の入力端子とする。

【００９９】それゆえ、２つの入力電位またはチャネル
領域の不純物濃度を適宜調整することによって、ＮＡＮ
ＤまたはＮＯＲ回路を実現することができる。これによ
って、従来では４つのＭＯＳＦＥＴを要したこれらの回
路を、２つのＭＯＳＦＥＴで実現することができる。

【０１００】さらにまた、請求項５の発明に係る半導体
装置は、以上のように、前記請求項１または２記載の半
導体装置において、導電型式が相互に逆極性の素子を一
対とし、Ｎ型素子のドレインを高電位固定とし、Ｐ型素
子のドレインを低電位固定とし、両者のゲートを共通に
第１の入力端子とし、両者のコンタクト孔を共通に第２
の入力端子とする。

【０１０１】それゆえ、２つの入力電位またはチャネル
領域の不純物濃度を適宜調整することによって、ＡＮＤ
またはＯＲ回路を実現することができる。これによっ
て、従来では６つのＭＯＳＦＥＴを要したこれらの回路
を、２つのＭＯＳＦＥＴで実現することができる。

【０１０２】また、請求項６の発明に係る半導体装置
は、以上のように、前記請求項１または２記載の半導体
装置において、導電型式が相互に逆極性の素子を一対と
し、Ｎ型素子のドレインを高電位固定とし、Ｐ型素子の
ドレインを低電位固定とし、Ｎ型素子のゲートおよびＰ
型素子のコンタクト孔を共通に第１の入力端子とし、Ｐ
型素子のゲートおよびＮ型素子のコンタクト孔を共通に
第２の入力端子とし、両者のドレインを共通に出力端子
とする。

【０１０３】それゆえ、２つの入力電位またはチャネル
領域の不純物濃度を適宜調整することによって、ＡＮＤ
またはＯＲ回路を実現することができる。これによっ
て、従来では６つのＭＯＳＦＥＴを要したこれらの回路
を、２つのＭＯＳＦＥＴで実現することができる。

【０１０４】さらにまた、請求項７の発明に係る半導体
装置の駆動方法は、以上のように、請求項１〜６のいず
れかに記載の半導体装置において、ゲートおよびコンタ
クト孔をそれぞれ入力端子とし、クロックなどによって
相互に同期の取れた個別の入力信号を入力する。

【０１０５】それゆえ、単純な１入力１出力のＯＮ／Ｏ
ＦＦ動作ではなく、２入力１出力の論理回路の動作を実
現することができ、少ない素子数で論理回路を構成する
ことができる。

【図面の簡単な説明】

【図１】本発明の基本的な構成を表す、本発明の実施の
第１の形態の半導体素子を模式的に示す断面図である。

【図２】図１で示す半導体素子の動作特性の一例を示す
グラフである。

【図３】図１で示す半導体素子の動作特性の他の例を示
すグラフである。

【図４】図１の構成を具体的に実現する本発明の実施の
第２の形態の半導体素子の正面図である。

【図５】図４の切断面線Ｖ−Ｖから見た断面図である。

【図６】図４の切断面線VI−VIから見た断面図である。

【図７】図１の構成を具体的に実現する本発明の実施の
第３の形態の半導体素子の正面図である。

【図８】図７の切断面線VIII−VIIIから見た断面図であ
る。

【図９】図７の切断面線IX−IXから見た断面図である。

【図１０】前記図１〜図９で示す半導体素子を用いる本
発明の実施の第４の形態の論理回路の電気回路図であ
る。

【図１１】図１０で示す論理回路の動作特性を示すグラ
フである。

【図１２】前記図１〜図９で示す半導体素子を用いる本
発明の実施の第５の形態の論理回路の電気回路図であ
る。

【図１３】図１２で示す論理回路の動作特性を示すグラ
フである。

【図１４】本発明の実施の第６の形態の論理回路の動作
特性を示すグラフである。

【図１５】本発明の実施の第７の形態の論理回路の動作
特性を示すグラフである。

【図１６】前記図１〜図９で示す半導体素子を用いる本
発明の実施の第８の形態の論理回路の電気回路図であ
る。

【図１７】図１６で示す論理回路の動作特性を示すグラ
フである。

【図１８】前記図１〜図９で示す半導体素子を用いる本
発明の実施の第９の形態の論理回路の電気回路図であ
る。

【図１９】図１８で示す論理回路の動作特性を示すグラ
フである。

【図２０】本発明の実施の第１０の形態の論理回路の動
作特性を示すグラフである。

【図２１】本発明の実施の第１１の形態の論理回路の動
作特性を示すグラフである。

【図２２】典型的な従来技術のＭＯＳＦＥＴ素子を用い
て構成される論理回路の一例を示す電気回路図である。

【図２３】典型的な従来技術のＭＯＳＦＥＴ素子を用い
て構成される論理回路の他の例を示す電気回路図であ
る。

【符号の説明】

１，１１，３１半導体素子２ウェル３ソース領域４ドレイン領域５チャネル領域６ゲート絶縁膜７ゲート電極１２，３２半導体基板１３下地絶縁膜１４半導体層１５，３８フィールド酸化膜１６，３７層間絶縁膜１７，１８，１９，２０；４１，４２，４３，４４
コンタクト孔２１，２２，２３，３４；４５，４６，４７，４８
上部メタル配線３３ディープウェル領域３４シャローウェル領域３５高濃度埋込領域３６溝型素子分離領域ＬＯＧ１，ＬＯＧ２，ＬＯＧ３，ＬＯＧ４論理回
路ＱＰＰＭＯＳＦＥＴＱＮＮＭＯＳＦＥＴＴＤ；ＴＤＰ，ＴＤＮドレイン端子ＴＧ；ＴＧＰ，ＴＧＮゲート端子ＴＳ；ＴＳＰ，ＴＳＮソース端子ＴＷ；ＴＷＰ，ＴＷＮ基板端子

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成される下地絶縁膜と、前記下地絶縁膜上に形成され、かつ電気絶縁性の素子分
離領域で外囲されて隣接素子間が区分され、第１の電極
となるＰ，Ｎいずれか一方の導電型式の半導体層と、前記半導体層内に形成され、Ｐ，Ｎいずれか他方の導電
型式で第２の電極となるソース領域および第３の電極と
なるドレイン領域と、前記ソース領域とドレイン領域との間に形成されるチャ
ネル領域と、前記チャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第４の電極となるゲー
ト電極とを備え、前記素子分離領域で区分された各半導体層毎に、ソース
領域およびドレイン領域以外の領域にコンタクト孔を設
けることを特徴とする半導体装置。
【請求項２】半導体基板と、前記半導体基板内に形成されるＰ，Ｎいずれか一方の導
電型式のディープウェル領域と、前記ディープウェル領域上に形成され、第１の電極とな
るＰ，Ｎいずれか他方の導電型式のシャローウェル領域
と、前記シャローウェル領域内に形成され、Ｐ，Ｎいずれか
一方の導電型式で第２の電極となるソース領域および第
３の電極となるドレイン領域と、前記ソース領域とドレイン領域との間に形成されるチャ
ネル領域と、前記チャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第４の電極となるゲー
ト電極とを備え、相互に隣接する素子間が溝型分離領域によって少くとも
シャローウェル領域が電気的に分離されており、該溝型
分離領域で隣接素子間が区分された各シャローウェル領
域毎に、ソース領域およびドレイン領域以外の領域にコ
ンタクト孔を設けることを特徴とする半導体装置。
【請求項３】前記請求項１または２記載の半導体装置に
おいて、導電型式が相互に逆極性の素子を一対とし、Ｐ
型素子のソースを高電位固定とし、Ｎ型素子のソースを
低電位固定とし、両者のゲートを共通に第１の入力端子
とし、両者のコンタクト孔を共通に第２の入力端子と
し、両者のドレインを共通に出力端子とすることを特徴
とする半導体装置。
【請求項４】前記請求項１または２記載の半導体装置に
おいて、導電型式が相互に逆極性の素子を一対とし、Ｐ
型素子のソースを高電位固定とし、Ｎ型素子のソースを
低電位固定とし、Ｐ型素子のゲートおよびＮ型素子のコ
ンタクト孔を共通に第１の入力端子とし、Ｎ型素子のゲ
ートおよびＰ型素子のコンタクト孔を共通に第２の入力
端子とし、両者のドレインを共通に出力端子とすること
を特徴とする半導体装置。
【請求項５】前記請求項１または２記載の半導体装置に
おいて、導電型式が相互に逆極性の素子を一対とし、Ｎ
型素子のドレインを高電位固定とし、Ｐ型素子のドレイ
ンを低電位固定とし、両者のゲートを共通に第１の入力
端子とし、両者のコンタクト孔を共通に第２の入力端子
とし、両者のソースを共通に出力端子とすることを特徴
とする半導体装置。
【請求項６】前記請求項１または２記載の半導体装置に
おいて、導電型式が相互に逆極性の素子を一対とし、Ｎ
型素子のドレインを高電位固定とし、Ｐ型素子のドレイ
ンを低電位固定とし、Ｎ型素子のゲートおよびＰ型素子
のコンタクト孔を共通に第１の入力端子とし、Ｐ型素子
のゲートおよびＮ型素子のコンタクト孔を共通に第２の
入力端子とし、両者のドレインを共通に出力端子とする
ことを特徴とする半導体装置。
【請求項７】請求項１〜６のいずれかに記載の半導体装
置において、ゲートおよびコンタクト孔をそれぞれ入力
端子とし、相互に同期した個別の入力信号を入力するこ
とを特徴とする半導体装置の駆動方法。