JPH10340837A - マスクパタンデータの作成方法及び固体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ケミカル・メカニカル・ポリシング法を用いて
基板面を研磨した場合に、基板上に形成したアライメン
トマークの検出が困難になるという問題を解決し、重ね
合わせ精度の劣化を抑え、高い歩留まりで固体素子を製
造する。 【解決手段】基板上に積層した被研磨膜を研磨する際に
研磨ストッパ膜として被研磨膜上に被着した、被研磨膜
よりも研磨速度が遅い被着膜を加工する際に用いるレジ
ストパタン転写用マスクのマスクパタンデータの作成方
法において、位置決めする際に用いる基板上に形成され
たマークパタン近傍に、被着膜パタンエッジが転写され
ないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子，超伝
導体素子，磁性体素子，光集積回路素子等の各種固体素
子の製造で用いるマスク用のマスクパタンデータ作成方
法及びマスクに関するものである。

【０００２】

【従来の技術】従来、大規模半導体集積回路等の固体素
子における極微細パタンの形成には、主に光リソグラフ
ィ法の一つである縮小投影露光法が用いられてきた。本
方法は、マスクあるいはレチクル（以下、マスクと総称
する）上に形成されたマスクパタンを結像光学系を用い
て基板上に縮小転写する方法である。

【０００３】半導体等の固体素子を製造するには複数の
パタンを高精度に重ね合わせて形成することが必要であ
る。マスクパタンを基板上のパタンに対して位置決めし
て重ね合わせ転写する場合、基板上に形成されたマーク
パタンの位置を検出し、この検出結果からマスクパタン
転写位置を決定して重ね合わせ転写する。マークパタン
位置の検出方法としては、基板上に形成されたパタンを
レーザ光等の検出光を用いて検出し、得られた検出信号
からマークパタンエッジ位置を検出する方法、マークパ
タンの２次元検出像を検出系の基準パタン位置と比較す
る方法等がある。

【０００４】

【発明が解決しようとする課題】プロセス裕度拡大等を
目的にケミカル・メカニカル・ポリシング技術（ＣＭＰ
技術）を用いて基板面を研磨することにより基板表面を
平坦化する技術が用いられる。ここで、加工プロセスや
下地パタン形状によって、上記マークパタン付近にマー
クパタン検出位置誤差を生じさせるパタンやパタンエッ
ジが形成される恐れがある。このために、マークパタン
位置の誤検出等が生じてしまい、結果として重ね合わせ
精度が劣化してしまうという問題があった。

【０００５】

【課題を解決するための手段】上記問題は、基板上に形
成されたパタンに対して位置決めして重ね合わせ転写す
るマスクパタンデータであって、ケミカル・メカニカル
・ポリシング法を用いて基板上に積層した被研磨膜を研
磨する際に研磨ストッパ膜として被研磨膜上に被着し
た、被研磨膜よりも研磨速度が遅い被着膜を加工する際
に用いるレジストパタン転写用マスクのマスクパタンデ
ータの作成方法において、位置決めする際に用いる、基
板上に形成されたマークパタンを含む領域に被着膜パタ
ンが形成されるようにマスクパタンを配置するマスクパ
タンデータの作成方法により解決される。

【０００６】あるいは上記問題は、基板上に形成された
パタンに対して位置決めして重ね合わせ転写するマスク
パタンデータであって、ケミカル・メカニカル・ポリシ
ング法を用いて基板上に積層した被研磨膜を研磨する際
に研磨ストッパ膜として被研磨膜上に被着した、被研磨
膜よりも研磨速度が遅い被着膜を加工する際に用いるレ
ジスタパタン転写用マスクのマスクパタンデータの作成
方法において、位置決めする際に用いる、基板上に形成
されたマークパタンを含む領域に被着膜パタンが形成さ
れないようにマスクパタンを配置するマスクパタンデー
タの作成方法によって解決される。

【０００７】さらに上記問題は、基板上に形成されたパ
タンに対して位置決めして重ね合わせ転写するマスクパ
タンデータであって、ケミカル・メカニカル・ポリシン
グ法を用いて基板上に積層した被研磨膜を研磨する際に
研磨ストッパ膜として被研磨膜上に被着した、被研磨膜
よりも研磨速度が遅い被着膜を加工する際に用いるレジ
ストパタン転写用マスクのマスクパタンデータの作成方
法において、被着膜パタンのパタンエッジ位置が前記基
板上に形成されたマークパタンを検出する際の検出領域
外に配置されるように前記マスクパタンを配置するマス
クパタンデータの作成方法により解決される。

【０００８】さらに上記問題は、前記マスクパタンデー
タの作成方法により作成したマスクパタンデータを用い
て製造した露光用マスクにより、さらに前記マスクを用
いて基板上にマスクパタンを転写するパタン形成方法に
より、さらに前記パタン形成方法を用いて製造した固体
素子により解決される。

【０００９】さらに上記問題は、基板上にケミカル・メ
カニカル・ポリシング法を用いて研磨する被研磨膜を積
層する工程、該被研磨膜を研磨する際に研磨ストッパ膜
として用いる被研磨膜よりも研磨速度が遅い被着膜を該
被研磨膜上に積層する工程、基板上に形成されたパタン
に対して位置決めして重ね合わせ露光する際に用いる、
基板上に形成されたマークパタンを含む領域上に前記被
着膜からなる被着膜パタンが形成されるように前記被着
膜を加工する工程、前記被研磨膜を研磨する工程、前記
被着膜を除去する工程からなる固体素子の製造方法によ
り、さらに、基板上にケミカル・メカニカル・ポリシン
グ法を用いて研磨する被研磨膜を積層する工程、該被研
磨膜を研磨する際に研磨ストッパ膜として用いる被研磨
膜よりも研磨速度が遅い被着膜を該被研磨膜上に積層す
る工程、基板上に形成されたパタンに対して位置決めし
て重ね合わせ露光する際に用いる、基板上に形成された
マークパタンを含む領域上に前記被着膜からなる被着膜
パタンが形成されないように前記被着膜を加工する工
程、前記被研磨膜を研磨する工程、前記被着膜を除去す
る工程からなる固体素子の製造方法により、さらに前記
固体素子の製造方法において、前記被着膜パタンのパタ
ンエッジ位置が前記基板上に形成されたマークパタンを
検出する際の検出領域外に配置する固体素子の製造方法
により、さらに前記固体素子の製造方法において、前記
基板上に形成されたパタンが素子分離パタンである固体
素子の製造方法により解決される。

【００１０】

【発明の実施の形態】本発明を最小設計寸法２５０ｎｍ
の大規模半導体集積回路素子の製造工程を実施例に用い
て詳細に説明する。

【００１１】本実施例では最小設計寸法を用いる回路パ
タンの転写には投影光学系の開口数（ＮＡ）が０.６ 、
縮小比５：１のＫｒＦ縮小投影露光装置を用いた。

【００１２】図７を用いてマスクパタンを基板上に露光
する露光装置の構成例を説明する。光源３１から発する
光は、フライアイレンズ３２，照明系アパーチャ３０，
コンデンサレンズ３３，３５及びミラー３４を介してマ
スク３６を照明する。露光光学条件のうち、コヒーレン
シは照明系アパーチャ３０の開口部の大きさを変化させ
ることにより調整した。また、照明光源形状を最適化し
て解像度特性を向上する変形照明露光法では、アパーチ
ャ３０の開口部形状，大きさ等を所定の条件に変化させ
て用いた。

【００１３】マスク３６上には異物付着によるパタン転
写不良を防止するためのペリクル３７が設けられてい
る。マスク３６上に描かれたマスクパタンは、投影レン
ズ３８を介して試料基板であるウエハ３９上に投影され
る。なお、マスク３６はマスク位置制御手段４７で制御
されたマスクステージ４８上に載置され、その中心と投
影レンズ３８の光軸とは正確に位置合わせがなされてい
る。

【００１４】ウエハ９は、試料台４０上に真空吸着され
ている。試料台４０は、投影レンズ３８の光軸方向すな
わちＺ方向に移動可能なＺステージ４１上に載置され、
さらにＸＹステージ４２上に搭載されている。Ｚステー
ジ４１及びＸＹステージ４２は、主制御系４９からの制
御命令に応じてそれぞれの駆動手段１３，１４によって
駆動されるので、所望の露光位置に移動可能である。そ
の位置はＺステージ４１に固定されたミラー４６の位置
として、レーザ測長機４５で正確にモニタされている。
また、ウエハ３９の表面位置は、通常の露光装置が有す
る焦点位置検出手段で計測される。計測結果に応じてＺ
ステージ４１を駆動させることにより、ウエハ３９の表
面は常に投影レンズ３８の結像面と一致させることがで
きる。

【００１５】投影レンズ３８に隣接して設けられたアラ
イメント光学系５５は、マスクパタンを基板上のパタン
に重ね合わせ露光する際に基板上のマークパタン位置を
検出するために用いるものである。なお、このようにマ
スクパタンを転写する投影レンズ３８とは別のアライメ
ント光学系５５を用いて重ね合わせ露光する方式はオフ
アクシスアライメント方式と呼ばれている。これに対し
て投影レンズ系を通して基板上のマークパタンを検出し
てアライメントする方式はＴＴＬアライメント方式と呼
ばれている。

【００１６】図１は、本実施例で製造した半導体集積回
路素子の製造工程を説明する断面模式図である。Ｐ型の
シリコン基板１０上にシリコン酸化膜１１，シリコン窒
化膜１２を順に積層し、この上に素子分離パタンを転写
してレジストパタン１３を形成した（ａ，ｂ）。レジス
トパタン１３をマスクにシリコン窒化膜１２，シリコン
酸化膜１１をエッチングし、さらにシリコン基板１０を
深さ３００ｎｍまでエッチングした（ｃ）。レジストパ
タン１３，シリコン窒化膜１２を除去した後（ｄ）、Ｃ
ＶＤ法を用いてシリコン基板のエッチング部分を埋め込
むようにシリコン酸化膜１４を積層した（ｅ）。次に、
再度シリコン窒化膜１５を積層し(ｆ)、レジストパタン
１６（ｇ）をマスクにシリコン窒化膜１５をエッチング
してシリコン窒化膜パタン１７を形成した（ｈ）。シリ
コン窒化膜パタン１７は以降のＣＭＰ（ケミカル・メカ
ニカル・ポリシング）法を用いた基板面平坦化工程での
研磨ストッパ膜として設けたものである。

【００１７】次にＣＭＰ装置を用いて所定条件でシリコ
ン酸化膜１４を研磨して基板表面の平坦化工程を行った
（ｉ）。このとき、シリコン窒化膜パタン１７及びシリ
コン窒化膜１１はシリコン酸化膜１４よりも研磨速度が
３倍程度遅かった。シリコン酸化膜の研磨後、所定のＣ
ＭＰ工程後洗浄工程を行い、さらにシリコン窒化膜１５
及びシリコン窒化膜パタン１７を除去した（ｊ）。

【００１８】ここで、シリコン窒化膜パタン１７形成用
のレジストパタン１６を転写する際に用いるマスクパタ
ンは、素子分離パタン加工用のレジストパタン１３を転
写する際に用いたマスクパタンをもとにして作成した。
例えば、素子分離パタンを通常の透過型マスクと変形照
明露光法の一つである輪帯照明法によりネガ型レジスト
を用いて転写する場合を説明する。

【００１９】研磨ストッパ膜加工にも同様にネガ型レジ
ストを用いる場合、研磨ストッパ膜加工用のマスクパタ
ンは素子分離パタン加工用のマスクパタンから作成する
ことができる。素子分離パタンと研磨ストッパ膜加工用
パタンの転写で同じタイプ（ネガ型あるいはポジ型）の
レジスト材料を用いる場合は、素子分離パタン転写用の
マスクパタンを白黒反転（ネガポジ反転）処理して作成
することができる。

【００２０】図２は従来技術を示したものであるが、素
子分離パタン転写用のマスクパタンを白黒反転処理して
作成した研磨ストッパ膜加工用のマスクパタンを用いた
場合の半導体集積回路素子の製造工程を説明する断面模
式図である。所定の工程により研磨ストッパ膜としてシ
リコン窒化膜１５を積層した後、研磨ストッパ膜加工用
のレジスタパタン１６を形成する（図２（ａ))。レジス
タパタン１６をマスクにしてシリコン窒化膜を加工（図
２（ｂ))、ＣＭＰ法を用いて基板表面平担化した後（図
２（ｃ))、シリコン窒化膜１５を除去する（図（ｄ))。

【００２１】研磨ストッパ膜加工用のマスクパタンを作
成する際に、マークパタン部分のマスクパタンを単に白
黒反転した場合、研磨ストッパ膜加工用のレジスタパタ
ンと基板に形成された素子分離パタンとで重ね合わせ誤
差が図２（ａ）に示したように生じた場合、図２（ｄ）
に示したように研磨後のマークパタン断面形状が非対称
になってしまう。

【００２２】図４（ａ）はマークパタン部分を拡大して
模式的に示した図である。この図に示したように、素子
分離パタン加工時に形成したマークパタンのエッジ位置
近傍に研磨ストッパ膜のパタンエッジがずれて転写され
てしまう。

【００２３】このため、マークパタン位置を検出する際
に誤検出や誤差を生じてしまう恐れがある。

【００２４】また、マークパタン部分のシリコン酸化膜
を研磨した場合、パタンエッジ部分のシリコン酸化膜の
断面形状が変化あるいは平滑化されてしまい、マークパ
タンを検出できなくなる恐れもある。図４（ａ）におい
て、マークパタンはＡ−Ｂ間に配置されている。両方の
パタンエッジが近接していた場合、Ａ−Ｂ間に検出光を
照射して得られるマークパタン検出信号は例えば図５
（ａ）に示したようになる。検出信号が検出光レベルＩ
ｔｈを横切る位置をもとにマークパタンエッジ位置を求
めた場合、左側のマークパタンエッジ位置はａ−ｂの中
点であるＣ、右側はｃ−ｄの中点位置Ｄとなる。この例
では位置Ｄが素子分離パタン加工時に形成したマークパ
タンのパタンエッジ位置Ｑと異なってしまう。

【００２５】これを防ぐために、エッチングストッパ膜
であるシリコン窒化膜パタンを形成するために用いるマ
スクパタンを、両方のパタンエッジが近接しないように
補正すればよい。例えば、研磨ストッパ膜加工用のマス
クパタンをマークパタン全体を覆い、かつマークパタン
のエッジ近傍にパタンエッジが配置されないように補正
する。ここで、エッジ近傍とは、マークパタン検出時の
検出領域を含む領域である。さらに、以降の工程で積層
する積層膜やレジスト膜の局所的な膜厚変化によるマー
クパタン位置の誤検出を防止できる程度にマークパタン
エッジ位置から十分に離れていることが好ましい。この
ときの素子断面は図４（ｂ）に模式的に示したようにな
るので、Ａ′−Ｂ′間の検出信号は図５（ｂ）に示した
ようになる。この検出信号より得られるマークパタンエ
ッジ位置はそれぞれａ′−ｂ′及びｃ′−ｄ′の中点位
置であるＣ′及びＤ′となり、いずれもマークパタンエ
ッジ位置Ｐ，Ｑと一致する。

【００２６】また、マークパタン上に研磨ストッパ膜パ
タンが形成されないようにしてもよい。この場合、基板
の断面は図３に模式的に示したようになるので、図４
（ｂ）に示した場合と同様に、マークパタン位置を正確
に検出することができる。

【００２７】図６はパタン配置を示した図である。基板
上に形成されたマークパタン６１上に研磨ストッパ膜パ
タン６２が形成されている。マークパタン位置の検出で
用いられる領域を６０−１，６０−２で示した。従来は
図６（ａ）あるいは図６(ｂ)に示したように研磨ストッ
パ膜パタンのエッジ位置がマークパタンエッジ位置の近
傍に配置されるため、上記で説明したようなマークパタ
ン位置の誤検出が生じる恐れがある。一方、図６（ｃ）
に示したように研磨ストッパ膜パタンをマークパタン全
体を覆うように配置することにより、マークパタン位置
の誤検出を防ぐことができる。あるいは、図６（ｄ）に
示したように、研磨ストッパ膜パタン６２がマークパタ
ンの検出で用いられる領域６０−１，６０−２を含む領
域であれば十分である。

【００２８】通常の固体素子の製造工程では、基板上の
パタンにマスクパタンを重ね合わせ転写した場合、両者
の重ね合わせ誤差が工程で決められた基準以内であるか
どうかを検査する。このときの検査で用いられる検査パ
タンも上述のマークパタンと同様の問題が生じる恐れが
ある。そこで、例えば図１０（ａ）に示したように重ね
合わせ誤差測定時に測定誤差が生じないように重ね合わ
せ誤差測定用のパタン６６を十分覆うように研磨ストッ
パ膜加工用のパタン６５を配置すればよい。これによ
り、マークパタンの検出と同様に測定誤差の発生を抑え
ることができる。

【００２９】図８は、本実施例で製造した半導体集積回
路素子の一部分を示した断面模式図である。図は蓄積電
極形成後に絶縁膜を積層した工程での断面を示した。

【００３０】Ｐ型のＳｉ半導体１０１を基板に用い。そ
の表面に公知の素子分離技術を用いて埋め込み型素子分
離領域１０２を形成する。次に、例えば厚さ１５０ｎｍ
の多結晶シリコンと厚さ２００ｎｍの酸化シリコンを積
層した構造のワード線１０５を形成する。通常の工程を
経て多結晶シリコン又は高融点金属シリサイド、あるい
はこれらの積層膜などからなるデータ線１０８を形成し
た。

【００３１】さらに多結晶シリコンからなる蓄積電極１
１４を形成する。その後、五酸化タンタル，窒化シリコ
ン，酸化シリコン，強誘電体、あるいはこれらの複合膜
などを被着し、キャパシタ用絶縁膜１１５を形成する。
ひきつづき多結晶シリコン，高融点金属，高融点金属シ
リサイド、あるいはＡｌ，Ｃｕ等の低抵抗な導体を被着
し、プレート電極１１６を形成する。さらに、通常の工
程を経て層間絶縁膜，配線，パッシベーション膜等を形
成，加工する工程を経て半導体集積回路素子を作製し
た。なお、ここでは、代表的な製造工程のみを説明した
が、これ以外は通常の素子製造工程を用いた。

【００３２】次に、上述の半導体集積回路素子を製造す
るためのリソグラフィ工程で形成したパタンについて説
明する。図９に製造した半導体集積回路素子を構成する
代表的なパタンのメモリ部のパタン配置を示す。ワード
線１２２，データ線１２４，アクティブ領域１２１，蓄
積電極１２６，電極取り出し孔１２５のパタンが配置さ
れている。本実施例では、ワード線１２２，データ線１
２４，蓄積電極１２６のパタン転写に位相シフタパタン
を周期的マスクパタンのひとつおきに配置した空間周波
数変調型（いわゆるレベンソン型）の位相シフトマスク
を用いた。

【００３３】各々のリソグラフィ工程において、マスク
パタンを基板上のレジスト膜に転写した後、基板上の回
路パタンと転写して形成したレジストパタンとの重ね合
わせ誤差を自動重ね合わせ精度測定装置及び走査型電子
顕微鏡を用いて測定したところ、重ね合わせ誤差が所望
の許容範囲±７０ｎｍ未満であり、転写パタン領域内で
の重ね合わせパタン転写誤差を所望の重ね合わせ誤差許
容範囲内に収めることができた。

【００３４】図１０（ｂ）は自動重ね合わせ精度測定装
置で重ね合わせ誤差を測定する際に用いたパタンであ
る。基板上に形成された重ね合わせ誤差測定用のパタン
６６と基板上のパタンに対して位置決めして重ね合わせ
転写したパタン６７との相対的な位置ずれ量から両パタ
ンの重ね合わせ誤差を測定した。

【００３５】以上で述べたようにして大規模集積回路素
子を製造することにより、所望の重ね合わせ精度で所望
のパタンを高精度に転写することができる。これによ
り、重ね合わせずれに起因して生じる歩留まりの低下や
再生処理工程での所要時間の増大によるコストの上昇を
抑えることが可能となる。

【００３６】なお、本実施例では大規模半導体集積回路
素子の製造工程を例に説明したが、他のさまざまな固体
素子の製造に本実施例で述べたような方法を応用して適
用することも可能である。

【００３７】以上で述べたようにして大規模集積回路素
子を製造することにより、所望の重ね合わせ精度で所望
のパタンを高精度に転写することができる。これによ
り、重ね合わせずれに起因して生じる歩留まりの低下や
再生処理工程での所要時間の増大によるコストの上昇を
抑えることが可能となる。

【００３８】なお、本実施例では大規模半導体集積回路
素子の製造工程を例に説明したが、他のさまざまな固体
素子の製造に本実施例で述べたような方法を応用して適
用することも可能である。

【００３９】

【発明の効果】以上本発明によれば、重ね合わせ精度の
劣化を抑え、高い歩留まりで固体素子を製造することが
できる。

【図面の簡単な説明】

【図１】本発明による固体素子の製造工程を示した断面
模式図。

【図２】従来の固体素子の製造工程を示した断面模式
図。

【図３】本発明を用いた固体素子の製造工程における固
体素子の断面図。

【図４】本発明を用いた固体素子の製造工程における固
体素子の断面を従来と比較して説明した模式図。

【図５】本発明の作用を従来法と比較して説明した説明
図。

【図６】本発明の実施例を従来法と比較して説明したパ
ターン配置を示す平面図。

【図７】露光装置の構成例を示した模式図。

【図８】本発明を用いて製造した半導体装置の断面の一
部分を示した模式図。

【図９】半導体装置の製造で用いたマスクのマスクパタ
ン例を示した模式図。

【図１０】半導体装置の製造で用いたマスクのマスクパ
タン例を示した模式図。

【符号の説明】

１１…マスク基板、１２…遮光膜、１３…位相シフタ
膜、１４…遮光膜、１５…遮光膜、１６…エッチングス
トッパ膜、３０…照明系絞り、３１…光源、３２…フラ
イアイレンズ、３３…コンデンサレンズ、３４…ミラ
ー、３５…コンデンサレンズ、３６…マスク、３７…ペ
リクル、３８…投影レンズ、３９…ウエハ、４０，４０
−１，４０−２…試料台、４１…Ｚステージ、４２…Ｘ
Ｙステージ、４３…駆動手段、４４…駆動手段、４５…
レーザ測長器、４６…ミラー、４７…マスク位置制御手
段、４８…マスクステージ、４９…主制御系、５０…記
憶装置、５１…レーザ測長器、５２…ミラー、５３…試
料台交換装置、５５…ネットワーク装置、５６…基板カ
セット台、５７−１，５７−２…基板搬送系、６０−
１，６０−２…検出領域、６１…マークパタン、６２，
６３，６４…研磨ストッパ膜パタン、６５…研磨ストッ
パ膜加工用のパタン、６６…重ね合わせ誤差測定用のパ
タン、１０１…Ｓｉ半導体基板、１０２…素子分離領
域、１０５…ワード線、１０８…データ線、１１４…蓄
積電極、１１５…キャパシタ用絶縁膜、１１６…プレー
ト電極、１２１…素子分離パタン、１２２…ワード線パ
タン、１２３…コンタクトパタン、１２４…データ線パ
タン、１２５…電極取り出し孔パタン、１２６…蓄積電
極パタン。

Claims (11)

【特許請求の範囲】
1. 【請求項１】基板上に形成されたパタンに対して位置決
   めして重ね合わせ転写するマスクパタンデータであっ
   て、ケミカル・メカニカル・ポリシング法を用いて基板
   上に積層した被研磨膜を研磨する際に研磨ストッパ膜と
   して被研磨膜上に被着した、被研磨膜よりも研磨速度が
   遅い被着膜を加工する際に用いるレジストパタン転写用
   マスクのマスクパタンデータの作成方法において、位置
   決めする際に用いる、基板上に形成されたマークパタン
   を含む領域に被着膜パタンが形成されるようにマスクパ
   タンを配置することを特徴とする、マスクパタンデータ
   の作成方法。
2. 【請求項２】基板上に形成されたパタンに対して位置決
   めして重ね合わせ転写するマスクパタンデータであっ
   て、ケミカル・メカニカル・ポリシング法を用いて基板
   上に積層した被研磨膜を研磨する際に研磨ストッパ膜と
   して被研磨膜上に被着した、被研磨膜よりも研磨速度が
   遅い被着膜を加工する際に用いるレジストパタン転写用
   マスクのマスクパタンデータの作成方法において、位置
   決めする際に用いる、基板上に形成されたマークパタン
   を含む領域に被着膜パタンが形成されないようにマスク
   パタンを配置することを特徴とする、マスクパタンデー
   タの作成方法。
3. 【請求項３】請求項１又は請求項２記載のマスクパタン
   データの作成方法において、前記被着膜パタンのパタン
   エッジ位置が前記基板上に形成されたマークパタンを検
   出する際の検出領域外に配置されるように前記マスクパ
   タンを配置したことを特徴とする、マスクパタンデータ
   の作成方法。
4. 【請求項４】請求項１ないし請求項３のいずれか記載の
   マスクパタンデータの作成方法において、前記基板上に
   形成されたパタンが素子分離パタンであることを特徴と
   する、マスクパタンデータの作成方法。
5. 【請求項５】請求項４記載のマスクパタンデータの作成
   方法により作成したマスクパタンデータを用いて製造し
   たことを特徴とする、露光用マスク。
6. 【請求項６】請求項５記載のマスクを用いて基板上にマ
   スクパタンを転写したことを特徴とする、パタン形成方
   法。
7. 【請求項７】請求項６記載のパタン形成方法を用いて製
   造したことを特徴とする、固体素子。
8. 【請求項８】基板上にケミカル・メカニカル・ポリシン
   グ法を用いて研磨する被研磨膜を積層する工程、該被研
   磨膜を研磨する際に研磨ストッパ膜として用いる被研磨
   膜よりも研磨速度が遅い被着膜を該被研磨膜上に積層す
   る工程、基板上に形成されたパタンに対して位置決めし
   て重ね合わせ露光する際に用いる、基板上に形成された
   マークパタンを含む領域上に前記被着膜からなる被着膜
   パタンが形成されるように前記被着膜を加工する工程、
   前記被研磨膜を研磨する工程、前記被着膜を除去する工
   程を含むことを特徴とする、固体素子の製造方法。
9. 【請求項９】基板上にケミカル・メカニカル・ポリシン
   グ法を用いて研磨する被研磨膜を積層する工程、該被研
   磨膜を研磨する際に研磨ストッパ膜として用いる被研磨
   膜よりも研磨速度が遅い被着膜を該被研磨膜上に積層す
   る工程、基板上に形成されたパタンに対して位置決めし
   て重ね合わせ露光する際に用いる、基板上に形成された
   マークパタンを含む領域上に前記被着膜からなる被着膜
   パタンが形成されないように前記被着膜を加工する工
   程、前記被研磨膜を研磨する工程、前記被着膜を除去す
   る工程を含むことを特徴とする、固体素子の製造方法。
10. 【請求項１０】請求項８又は請求項９記載の固体素子の
    製造方法において、前記被着膜パタンのパタンエッジ位
    置が前記基板上に形成されたマークパタンを検出する際
    の検出領域外に配置されたことを特徴とする、固体素子
    の製造方法。
11. 【請求項１１】請求項８ないし請求項１０のいずれか記
    載の固体素子の製造方法において、前記基板上に形成さ
    れたパタンが素子分離パタンであることを特徴とする、
    固体素子の製造方法。