JPH10341156A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10341156A JPH10341156A JP9152116A JP15211697A JPH10341156A JP H10341156 A JPH10341156 A JP H10341156A JP 9152116 A JP9152116 A JP 9152116A JP 15211697 A JP15211697 A JP 15211697A JP H10341156 A JPH10341156 A JP H10341156A
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- frequency
- count value
- circuit
- signal
- counter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 システムの動作状況に応じて動作周波数を直
接変化させることにより、引き込み時間を短縮でき、消
費電力を低減できるＰＬＬ回路を実現する。 【解決手段】 制御回路６０により、分周器５０と４０
の分周比およびカウンタ２０の初期カウント値を設定す
るための制御信号ＳB ，ＳC ，ＳM を生成し、これに応
じて周波数逓倍器３０の発振周波数を所望の動作周波数
ｆ1 に近い周波数に設定する。動作周波数が変更する場
合に、変更を指示する制御信号ＳA およびレジスタ７０
に保持されている現在のカウント値ＳN に応じて変更後
のカウント値および分周比を算出し、制御信号ＳB ，Ｓ
C ，ＳM を改めて設定し、分周器５０と４０の分周比お
よびカウンタ２０のカウント値を新しい値に設定するの
で、動作周波数の変更に必要な引き込み時間を短縮で
き、引き込み動作中に無駄な消費電力を抑制でき、シス
テムの動作安定性の向上が図れる。
接変化させることにより、引き込み時間を短縮でき、消
費電力を低減できるＰＬＬ回路を実現する。 【解決手段】 制御回路６０により、分周器５０と４０
の分周比およびカウンタ２０の初期カウント値を設定す
るための制御信号ＳB ，ＳC ，ＳM を生成し、これに応
じて周波数逓倍器３０の発振周波数を所望の動作周波数
ｆ1 に近い周波数に設定する。動作周波数が変更する場
合に、変更を指示する制御信号ＳA およびレジスタ７０
に保持されている現在のカウント値ＳN に応じて変更後
のカウント値および分周比を算出し、制御信号ＳB ，Ｓ
C ，ＳM を改めて設定し、分周器５０と４０の分周比お
よびカウンタ２０のカウント値を新しい値に設定するの
で、動作周波数の変更に必要な引き込み時間を短縮で
き、引き込み動作中に無駄な消費電力を抑制でき、シス
テムの動作安定性の向上が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路、特に
外部からの基準信号に応じて所定の周波数を有するクロ
ック信号を生成するＰＬＬ回路に関するものである。
外部からの基準信号に応じて所定の周波数を有するクロ
ック信号を生成するＰＬＬ回路に関するものである。
【０００２】
【従来の技術】外部からの基準信号に応じて所定の周波
数を有する発振信号を発生する場合、一般的にＰＬＬ回
路が用いられている。図３はＰＬＬ回路の一構成例を示
している。図示のように、ＰＬＬ回路１００は、位相比
較器１０、カウンタ２０、周波数逓倍回路３０および分
周器４０により構成されている。位相比較器１０は周波
数ｆ0 の基準クロックＲＦＣＫと分周器４０からの分周
信号Ｓ４０との位相を比較し、比較結果に応じてアップ
／ダウン信号Ｓup，Ｓdwをカウンタ２０に出力する。例
えば、基準クロックＲＦＣＫに対して分周器４０からの
分周信号Ｓ４０の周波数が低い場合にアップ信号Ｓupを
生成し、カウンタ２０に出力し、逆に基準クロックＲＦ
ＣＫに対して分周器４０からの分周信号Ｓ４０の周波数
が高い場合に、ダウン信号Ｓdwを生成し、カウンタ２０
に出力する。
数を有する発振信号を発生する場合、一般的にＰＬＬ回
路が用いられている。図３はＰＬＬ回路の一構成例を示
している。図示のように、ＰＬＬ回路１００は、位相比
較器１０、カウンタ２０、周波数逓倍回路３０および分
周器４０により構成されている。位相比較器１０は周波
数ｆ0 の基準クロックＲＦＣＫと分周器４０からの分周
信号Ｓ４０との位相を比較し、比較結果に応じてアップ
／ダウン信号Ｓup，Ｓdwをカウンタ２０に出力する。例
えば、基準クロックＲＦＣＫに対して分周器４０からの
分周信号Ｓ４０の周波数が低い場合にアップ信号Ｓupを
生成し、カウンタ２０に出力し、逆に基準クロックＲＦ
ＣＫに対して分周器４０からの分周信号Ｓ４０の周波数
が高い場合に、ダウン信号Ｓdwを生成し、カウンタ２０
に出力する。
【０００３】カウンタ２０は位相比較器１０からのアッ
プ／ダウン信号に応じてｎ（ｎ＝１，２，３，…）ビッ
トのカウント値Ｓ２０の値を設定し、カウント値Ｓ２０
を周波数逓倍器３０に出力する。周波数逓倍器３０は電
圧制御発振器（ＶＣＯ）と同様な機能を有し、入力した
制御信号に応じて出力する発振信号の周波数を制御す
る。ここで、周波数逓倍器３０は入力されるカウント値
Ｓ２０に応じて発振信号Ｓ３０の周波数を制御する。分
周器４０は予め設定された分周比ｍ（ｍ＝１，２，３，
…）で周波数逓倍器３０からの発振信号Ｓ３０を分周
し、分周信号Ｓ４０を位相比較器１０に出力する。
プ／ダウン信号に応じてｎ（ｎ＝１，２，３，…）ビッ
トのカウント値Ｓ２０の値を設定し、カウント値Ｓ２０
を周波数逓倍器３０に出力する。周波数逓倍器３０は電
圧制御発振器（ＶＣＯ）と同様な機能を有し、入力した
制御信号に応じて出力する発振信号の周波数を制御す
る。ここで、周波数逓倍器３０は入力されるカウント値
Ｓ２０に応じて発振信号Ｓ３０の周波数を制御する。分
周器４０は予め設定された分周比ｍ（ｍ＝１，２，３，
…）で周波数逓倍器３０からの発振信号Ｓ３０を分周
し、分周信号Ｓ４０を位相比較器１０に出力する。
【０００４】このように構成されたＰＬＬ回路におい
て、位相比較器１０により分周信号Ｓ４０と基準クロッ
クＲＦＣＫの位相が一致するとの比較結果が得られ、Ｐ
ＬＬ回路が安定状態に達したとき、周波数逓倍器３０の
出力信号Ｓ３０の周波数ｆ1 は分周器４０の分周比ｍと
基準クロックＲＦＣＫの周波数ｆ0 により決定され、ｆ
1 ＝ｍｆ0 となる。
て、位相比較器１０により分周信号Ｓ４０と基準クロッ
クＲＦＣＫの位相が一致するとの比較結果が得られ、Ｐ
ＬＬ回路が安定状態に達したとき、周波数逓倍器３０の
出力信号Ｓ３０の周波数ｆ1 は分周器４０の分周比ｍと
基準クロックＲＦＣＫの周波数ｆ0 により決定され、ｆ
1 ＝ｍｆ0 となる。
【０００５】周波数逓倍器３０の出力信号Ｓ３０は目標
クロック信号ＰＬＣＫとして、外部に供給される。分周
器３０の分周比ｍを設定することにより、所望の周波数
を持つクロック信号ＰＬＣＫが得られる。
クロック信号ＰＬＣＫとして、外部に供給される。分周
器３０の分周比ｍを設定することにより、所望の周波数
を持つクロック信号ＰＬＣＫが得られる。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のＰＬＬ回路により発振信号、例えば、図３に示す目
標クロック信号ＰＬＣＫを発生する場合には、システム
によって時々の作動状況に応じてシステムの動作クロッ
ク信号の周波数を変換させる場合がある。従来の場合で
は、ＰＬＬ回路の出力周波数を直接変化させるか、また
は、図４に示すようなシステムを構成し、ＰＬＬ回路の
出力側に分周比可変分周器を設けることにより、出力ク
ロック信号の周波数を変化させる。
来のＰＬＬ回路により発振信号、例えば、図３に示す目
標クロック信号ＰＬＣＫを発生する場合には、システム
によって時々の作動状況に応じてシステムの動作クロッ
ク信号の周波数を変換させる場合がある。従来の場合で
は、ＰＬＬ回路の出力周波数を直接変化させるか、また
は、図４に示すようなシステムを構成し、ＰＬＬ回路の
出力側に分周比可変分周器を設けることにより、出力ク
ロック信号の周波数を変化させる。
【０００７】しかし、ＰＬＬ回路の発振周波数を直接変
化させる場合には、動作周波数を所望の周波数までに変
化させるために必要な時間、いわゆる引き込み時間が長
くなり、ＰＬＬ回路は所望の動作周波数にロックされる
までの所要時間が長い。
化させる場合には、動作周波数を所望の周波数までに変
化させるために必要な時間、いわゆる引き込み時間が長
くなり、ＰＬＬ回路は所望の動作周波数にロックされる
までの所要時間が長い。
【０００８】例えば、図５に示すように、システムの動
作周波数をｆからそれの半分であるｆ／２に変更させる
場合には、ＰＬＬ回路の発振周波数をｆ／２に安定する
まで（Ｄ1 ＋Ｄ2 ）の時間が必要となり、この間にシス
テムの動作周波数は不安定になり、システムの動作状態
も不安定になる。このため、システム動作中に動作周波
数の変更は、リスクを伴うという不利益がある。
作周波数をｆからそれの半分であるｆ／２に変更させる
場合には、ＰＬＬ回路の発振周波数をｆ／２に安定する
まで（Ｄ1 ＋Ｄ2 ）の時間が必要となり、この間にシス
テムの動作周波数は不安定になり、システムの動作状態
も不安定になる。このため、システム動作中に動作周波
数の変更は、リスクを伴うという不利益がある。
【０００９】また、図４に示すようにＰＬＬ回路の発振
信号Ｓ１００を分周比可変な分周器１２０により分周し
て、所定の周波数を持つクロック信号Ｓ１２０を生成さ
せる場合には、ＰＬＬ回路の発振周波数を変化させるこ
となく、制御信号ＳC により分周器１２０の分周比Ｎを
変えることのみで、出力クロック信号Ｓ１２０の周波数
を変化させることが可能である。しかし、高周波のクロ
ック信号、例えば、１００ＭＨｚのクロック信号で動作
するシステムにおいては、分周器１２０における消費電
流が大幅に増加し、低電力化の実現を妨げる。また、こ
の時ＰＬＬ回路の出力周波数は変わらず、ＰＬＬでの消
費電流は変化しない。
信号Ｓ１００を分周比可変な分周器１２０により分周し
て、所定の周波数を持つクロック信号Ｓ１２０を生成さ
せる場合には、ＰＬＬ回路の発振周波数を変化させるこ
となく、制御信号ＳC により分周器１２０の分周比Ｎを
変えることのみで、出力クロック信号Ｓ１２０の周波数
を変化させることが可能である。しかし、高周波のクロ
ック信号、例えば、１００ＭＨｚのクロック信号で動作
するシステムにおいては、分周器１２０における消費電
流が大幅に増加し、低電力化の実現を妨げる。また、こ
の時ＰＬＬ回路の出力周波数は変わらず、ＰＬＬでの消
費電流は変化しない。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、システムの動作状況に応じてＰ
ＬＬ回路の動作周波数を直接変化させることにより、周
波数変化に伴う引き込み時間を短縮でき、消費電力の低
減を実現できるＰＬＬ回路を提供することにある。
のであり、その目的は、システムの動作状況に応じてＰ
ＬＬ回路の動作周波数を直接変化させることにより、周
波数変化に伴う引き込み時間を短縮でき、消費電力の低
減を実現できるＰＬＬ回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ回路は、基準信号を第１の分周比で
分周し、第１の分周信号を出力する第１の分周回路と、
上記第１の分周信号と第２の分周信号との位相を比較
し、比較結果に応じた位相差信号を出力する位相比較回
路と、上記位相差信号に応じてカウントを行い、所定の
カウント値を出力し、且つ当該カウント値を外部から設
定可能なカウンタと、上記カウンタからのカウント値に
応じて所定の周波数で発振し、発振信号を出力する発振
回路と、上記発振回路からの発振信号を第２の分周比で
分周し、得られた分周信号を上記第２の分周信号として
上記位相比較回路に出力する第２の分周回路と、上記発
振回路の所望の発振周波数と上記カウンタのカウント値
に応じて、上記第１、第２の分周比および上記カウンタ
のカウント値を設定する制御回路とを有する。
め、本発明のＰＬＬ回路は、基準信号を第１の分周比で
分周し、第１の分周信号を出力する第１の分周回路と、
上記第１の分周信号と第２の分周信号との位相を比較
し、比較結果に応じた位相差信号を出力する位相比較回
路と、上記位相差信号に応じてカウントを行い、所定の
カウント値を出力し、且つ当該カウント値を外部から設
定可能なカウンタと、上記カウンタからのカウント値に
応じて所定の周波数で発振し、発振信号を出力する発振
回路と、上記発振回路からの発振信号を第２の分周比で
分周し、得られた分周信号を上記第２の分周信号として
上記位相比較回路に出力する第２の分周回路と、上記発
振回路の所望の発振周波数と上記カウンタのカウント値
に応じて、上記第１、第２の分周比および上記カウンタ
のカウント値を設定する制御回路とを有する。
【００１２】また、本発明では、好適には上記制御回路
は、乗除算回路により構成され、上記発振回路の所望の
発振周波数と上記基準信号の周波数に応じて上記第１、
第２の分周比および上記カウンタのカウント値を算出
し、さらに上記発振回路の発振周波数を変化させると
き、変化前のカウント値および変化後の所望の発振周波
数に応じて上記第１、第２の分周比および上記カウント
値を変更させる
は、乗除算回路により構成され、上記発振回路の所望の
発振周波数と上記基準信号の周波数に応じて上記第１、
第２の分周比および上記カウンタのカウント値を算出
し、さらに上記発振回路の発振周波数を変化させると
き、変化前のカウント値および変化後の所望の発振周波
数に応じて上記第１、第２の分周比および上記カウント
値を変更させる
【００１３】さらに、本発明では、好適には上記カウン
タのカウント値を保持し、保持した値を上記制御回路に
供給するデータ保持手段を有する。
タのカウント値を保持し、保持した値を上記制御回路に
供給するデータ保持手段を有する。
【００１４】本発明によれば、基準信号を分周して得ら
れた第１の分周信号と発振回路の発振信号を分周して得
られた第２の分周信号を位相比較回路により比較され、
比較結果に応じた位相差信号が生成される。この位相差
信号に応じてカウンタのカウント値が設定され、このカ
ウント値に応じて発振回路が所定の発振周波数で発振
し、発振信号が生成される。さらに、制御回路により基
準信号および所望の発振周波数に基づき、第１および第
２の分周回路の分周比およびカウンタのカウント値が設
定される。発振周波数を変化させる場合、制御回路によ
り変更前のカウント値および変更後の所望の発振周波数
に応じて第１、第２の分周比およびカウンタのカウント
値がそれぞれ変更設定される。
れた第１の分周信号と発振回路の発振信号を分周して得
られた第２の分周信号を位相比較回路により比較され、
比較結果に応じた位相差信号が生成される。この位相差
信号に応じてカウンタのカウント値が設定され、このカ
ウント値に応じて発振回路が所定の発振周波数で発振
し、発振信号が生成される。さらに、制御回路により基
準信号および所望の発振周波数に基づき、第１および第
２の分周回路の分周比およびカウンタのカウント値が設
定される。発振周波数を変化させる場合、制御回路によ
り変更前のカウント値および変更後の所望の発振周波数
に応じて第１、第２の分周比およびカウンタのカウント
値がそれぞれ変更設定される。
【００１５】これによって、システムの動作状態に応じ
て分周回路の分周比およびカウンタのカウント値を設定
することにより、発振周波数を直接に変化させることが
でき、周波数変化に必要な引き込み時間を短縮でき、無
駄な消費電力の低減を実現できる。
て分周回路の分周比およびカウンタのカウント値を設定
することにより、発振周波数を直接に変化させることが
でき、周波数変化に必要な引き込み時間を短縮でき、無
駄な消費電力の低減を実現できる。
【００１６】
【発明の実施の形態】図１は本発明に係るＰＬＬ回路の
一実施形態を示す回路図である。図１に示すように、本
実施形態のＰＬＬ回路は、位相比較器１０、カウンタ２
０、周波数逓倍回路３０、分周器４０、分周器５０、制
御回路６０およびレジスタ７０により構成されている。
一実施形態を示す回路図である。図１に示すように、本
実施形態のＰＬＬ回路は、位相比較器１０、カウンタ２
０、周波数逓倍回路３０、分周器４０、分周器５０、制
御回路６０およびレジスタ７０により構成されている。
【００１７】分周器５０は、外部から入力された基準ク
ロックＲＦＣＫを分周して、その結果、周波数ｆb を持
つ分周信号Ｓ５０を出力する。なお、分周器５０の分周
比Ｂ（Ｂ＝１，２，３，…）は、制御回路６０からの制
御信号ＳB に応じて制御される。基準クロックＲＦＣＫ
の周波数をｆ0 とすると、分周信号Ｓ５０の周波数ｆb
は次式により求まる。
ロックＲＦＣＫを分周して、その結果、周波数ｆb を持
つ分周信号Ｓ５０を出力する。なお、分周器５０の分周
比Ｂ（Ｂ＝１，２，３，…）は、制御回路６０からの制
御信号ＳB に応じて制御される。基準クロックＲＦＣＫ
の周波数をｆ0 とすると、分周信号Ｓ５０の周波数ｆb
は次式により求まる。
【００１８】
【数１】 ｆb ＝ｆ0 ／Ｂ …（１）
【００１９】位相比較器１０は周波数ｆb の分周信号Ｓ
５０と分周器４０からの分周信号Ｓ４０との位相を比較
し、比較結果に応じてアップ／ダウン信号Ｓup／Ｓdwを
カウンタ２０に出力する。例えば、分周信号Ｓ５０に対
して分周信号Ｓ４０の周波数が低い場合にアップ信号Ｓ
upを生成し、カウンタ２０に出力し、逆に分周信号Ｓ５
０に対して分周信号Ｓ４０の周波数が高い場合に、ダウ
ン信号Ｓdwを生成し、カウンタ２０に出力する。
５０と分周器４０からの分周信号Ｓ４０との位相を比較
し、比較結果に応じてアップ／ダウン信号Ｓup／Ｓdwを
カウンタ２０に出力する。例えば、分周信号Ｓ５０に対
して分周信号Ｓ４０の周波数が低い場合にアップ信号Ｓ
upを生成し、カウンタ２０に出力し、逆に分周信号Ｓ５
０に対して分周信号Ｓ４０の周波数が高い場合に、ダウ
ン信号Ｓdwを生成し、カウンタ２０に出力する。
【００２０】カウンタ２０は位相比較器１０からのアッ
プ／ダウン信号Ｓup／Ｓdwに応じてｎ（ｎ＝１，２，
３，…）ビットのカウント値Ｓ２０の値を設定し、カウ
ント値Ｓ２０を周波数逓倍器３０に出力する。なお、本
実施形態のカウンタ２０においては、位相比較器１０か
らのアップ／ダウン信号Ｓup／Ｓdwに応じてカウント値
Ｓ２０を設定する機能以外に、制御回路６０からの制御
信号ＳM に応じてカウント値を設定し、設定した値をカ
ウント値Ｓ２０として周波数逓倍器３０およびレジスタ
７０に出力することも可能である。
プ／ダウン信号Ｓup／Ｓdwに応じてｎ（ｎ＝１，２，
３，…）ビットのカウント値Ｓ２０の値を設定し、カウ
ント値Ｓ２０を周波数逓倍器３０に出力する。なお、本
実施形態のカウンタ２０においては、位相比較器１０か
らのアップ／ダウン信号Ｓup／Ｓdwに応じてカウント値
Ｓ２０を設定する機能以外に、制御回路６０からの制御
信号ＳM に応じてカウント値を設定し、設定した値をカ
ウント値Ｓ２０として周波数逓倍器３０およびレジスタ
７０に出力することも可能である。
【００２１】例えば、ＰＬＬ回路を動作開始の時、制御
回路６０からの制御信号ＳM に応じてカウンタの初期値
Ｍを設定し、この初期値Ｍをカウント値Ｓ２０として周
波数逓倍器３０に出力し、その発振周波数ｆ1 を制御す
る。また、通常動作時にシステムの動作周波数を変化さ
せる場合には、制御回路から新しい動作周波数に基づい
た制御信号ＳM が出力され、それに応じてカウンタ２０
はカウント値を更新し、新しいカウント値Ｓ２０を出力
する。それ以降の動作において、例えばＰＬＬ回路がロ
ック状態に達した後、位相比較器１０からのアップ／ダ
ウン信号Ｓup／Ｓdwに応じてカウントアップまたはカウ
ントダウンし、カウント値Ｓ２０を更新していく。
回路６０からの制御信号ＳM に応じてカウンタの初期値
Ｍを設定し、この初期値Ｍをカウント値Ｓ２０として周
波数逓倍器３０に出力し、その発振周波数ｆ1 を制御す
る。また、通常動作時にシステムの動作周波数を変化さ
せる場合には、制御回路から新しい動作周波数に基づい
た制御信号ＳM が出力され、それに応じてカウンタ２０
はカウント値を更新し、新しいカウント値Ｓ２０を出力
する。それ以降の動作において、例えばＰＬＬ回路がロ
ック状態に達した後、位相比較器１０からのアップ／ダ
ウン信号Ｓup／Ｓdwに応じてカウントアップまたはカウ
ントダウンし、カウント値Ｓ２０を更新していく。
【００２２】周波数逓倍器３０は電圧制御発振器と同様
な機能を有し、入力した制御信号に応じて所定の発振周
波数で発振し、発振信号Ｓ３０を出力する。ここで、周
波数逓倍器３０はカウンタ２０のカウント値Ｓ２０に応
じて発振信号Ｓ３０の周波数ｆ1 を制御する。なお、発
振信号Ｓ３０は目標クロック信号ＰＬＣＫとして外部回
路に供給される。
な機能を有し、入力した制御信号に応じて所定の発振周
波数で発振し、発振信号Ｓ３０を出力する。ここで、周
波数逓倍器３０はカウンタ２０のカウント値Ｓ２０に応
じて発振信号Ｓ３０の周波数ｆ1 を制御する。なお、発
振信号Ｓ３０は目標クロック信号ＰＬＣＫとして外部回
路に供給される。
【００２３】分周器４０は制御回路６０からの制御信号
ＳC により設定された分周比Ｃ（Ｃ＝１，２，３，…）
で周波数逓倍器３０からの発振信号Ｓ３０を分周し、周
波数ｆc を持つ分周信号Ｓ４０を位相比較器１０に出力
する。ここで、周波数逓倍器３０の発振周波数をｆ1 と
すると、分周信号Ｓ４０の周波数ｆc は次式により求ま
る。
ＳC により設定された分周比Ｃ（Ｃ＝１，２，３，…）
で周波数逓倍器３０からの発振信号Ｓ３０を分周し、周
波数ｆc を持つ分周信号Ｓ４０を位相比較器１０に出力
する。ここで、周波数逓倍器３０の発振周波数をｆ1 と
すると、分周信号Ｓ４０の周波数ｆc は次式により求ま
る。
【００２４】
【数２】 ｆc ＝ｆ1 ／Ｃ …（２）
【００２５】レジスタ７０は、カウンタ２０からのｎビ
ットのカウント値Ｓ２０を保持して、保持したカウント
値ＳN を制御回路６０に供給する。
ットのカウント値Ｓ２０を保持して、保持したカウント
値ＳN を制御回路６０に供給する。
【００２６】制御回路６０は、外部回路からの制御信号
ＳA およびレジスタ７０に保持されたカウント値ＳN に
応じて制御信号ＳB ，ＳC ，ＳM を生成し、それぞれ分
周器５０、分周器４０およびカウンタ２０に供給する。
なお、制御回路６０は、例えば、乗除算器により構成さ
れ、入力された制御信号ＳA により設定されている目標
クロック信号ＰＬＣＫの周波数ｆ1 、基準クロックＲＦ
ＣＫの周波数ｆ0 およびレジスタ７０に保持されている
カウント値ＳNに応じて、乗除算処理により分周器５
０、分周器４０の分周比を設定するための制御信号
ＳB ，ＳC およびカウンタ２０の初期カウント値Ｍを設
定するための制御信号ＳM をそれぞれ算出する。
ＳA およびレジスタ７０に保持されたカウント値ＳN に
応じて制御信号ＳB ，ＳC ，ＳM を生成し、それぞれ分
周器５０、分周器４０およびカウンタ２０に供給する。
なお、制御回路６０は、例えば、乗除算器により構成さ
れ、入力された制御信号ＳA により設定されている目標
クロック信号ＰＬＣＫの周波数ｆ1 、基準クロックＲＦ
ＣＫの周波数ｆ0 およびレジスタ７０に保持されている
カウント値ＳNに応じて、乗除算処理により分周器５
０、分周器４０の分周比を設定するための制御信号
ＳB ，ＳC およびカウンタ２０の初期カウント値Ｍを設
定するための制御信号ＳM をそれぞれ算出する。
【００２７】図２は、本実施形態のＰＬＬ回路における
発振周波数を変化させるときの周波数の変化を示す周波
数／時間の関係図である。以下、図１および図２を参照
しつつ、本実施形態におけるＰＬＬ回路の動作について
詳細に説明する。
発振周波数を変化させるときの周波数の変化を示す周波
数／時間の関係図である。以下、図１および図２を参照
しつつ、本実施形態におけるＰＬＬ回路の動作について
詳細に説明する。
【００２８】まず、動作開始時に制御回路６０により、
制御信号ＳB ，ＳC ，ＳM が出力され、これらの制御信
号に応じて分周器５０、分周器４０の分周比がそれぞれ
Ｂ，Ｃに設定され、カウンタ２０の初期カウント値をＭ
に設定されている。ＰＬＬ回路がロック状態に達したと
き、分周器４０からの分周信号Ｓ４０と分周器５０から
の分周信号Ｓ５０の位相、周波数が一致するように制御
されている。このとき基準クロックＲＦＣＫの周波数を
ｆ0 とすると、周波数逓倍器３０の発振周波数ｆ1 は次
式により求まる。
制御信号ＳB ，ＳC ，ＳM が出力され、これらの制御信
号に応じて分周器５０、分周器４０の分周比がそれぞれ
Ｂ，Ｃに設定され、カウンタ２０の初期カウント値をＭ
に設定されている。ＰＬＬ回路がロック状態に達したと
き、分周器４０からの分周信号Ｓ４０と分周器５０から
の分周信号Ｓ５０の位相、周波数が一致するように制御
されている。このとき基準クロックＲＦＣＫの周波数を
ｆ0 とすると、周波数逓倍器３０の発振周波数ｆ1 は次
式により求まる。
【００２９】
【数３】 ｆ1 ＝ｆ0 （Ｃ／Ｂ） …（３）
【００３０】このとき、カウンタ２０からのカウント値
Ｍに応じて周波数逓倍器３０の発振周波数ｆ1 は、目標
クロック信号ＰＬＣＫの所望の周波数またはそれに近い
値になるように、制御回路６０によりカウント値の初期
値Ｍを適切に設定することにより、ＰＬＬ回路は立ち上
がりから比較的に短時間で目標クロック信号ＰＬＣＫの
所望の周波数に達し、さらにロック状態に入り、安定し
た状態で基準クロックＲＦＣＫに追従してクロック信号
ＰＬＣＫを発生し、外部に供給する。
Ｍに応じて周波数逓倍器３０の発振周波数ｆ1 は、目標
クロック信号ＰＬＣＫの所望の周波数またはそれに近い
値になるように、制御回路６０によりカウント値の初期
値Ｍを適切に設定することにより、ＰＬＬ回路は立ち上
がりから比較的に短時間で目標クロック信号ＰＬＣＫの
所望の周波数に達し、さらにロック状態に入り、安定し
た状態で基準クロックＲＦＣＫに追従してクロック信号
ＰＬＣＫを発生し、外部に供給する。
【００３１】次に目標クロック信号ＰＬＣＫの周波数を
変化させる場合に、例えば、目標周波数ｆ1 を初期値の
半分に変化させる場合に、外部からの制御信号ＳA によ
り周波数変化の命令が制御回路６０に伝達される。これ
に応じて制御回路６０は目標クロック信号ＰＬＣＫの新
しい周波数に応じて新たに制御信号ＳB ，ＳC ，ＳMが
算出され、これらの制御信号に応じて分周器５０、分周
器４０の分周比およびカウンタ２０のカウント値が更新
される。
変化させる場合に、例えば、目標周波数ｆ1 を初期値の
半分に変化させる場合に、外部からの制御信号ＳA によ
り周波数変化の命令が制御回路６０に伝達される。これ
に応じて制御回路６０は目標クロック信号ＰＬＣＫの新
しい周波数に応じて新たに制御信号ＳB ，ＳC ，ＳMが
算出され、これらの制御信号に応じて分周器５０、分周
器４０の分周比およびカウンタ２０のカウント値が更新
される。
【００３２】例えば、目標クロック信号の周波数が現在
値の半分に変更させる場合に、制御回路６０は、レジス
タ７０により保持されている現在カウント値ＳN を用い
て、除算処理により、それの半分の値（ＳN ／２）を算
出し、算出した値に応じてカウンタ２０のカウント値を
設定するための制御信号ＳM を生成し、カウンタ２０に
出力する。
値の半分に変更させる場合に、制御回路６０は、レジス
タ７０により保持されている現在カウント値ＳN を用い
て、除算処理により、それの半分の値（ＳN ／２）を算
出し、算出した値に応じてカウンタ２０のカウント値を
設定するための制御信号ＳM を生成し、カウンタ２０に
出力する。
【００３３】カウンタ２０において、制御信号ＳM に応
じてカウント値Ｓ２０が更新され、即ち、現在のカウン
ト値の半分の値が新しいカウント値Ｓ２０として設定さ
れる。この新しいカウント値Ｓ２０に応じて、周波数逓
倍器３０の発振周波数は変更前の発振周波数の半分に設
定される。
じてカウント値Ｓ２０が更新され、即ち、現在のカウン
ト値の半分の値が新しいカウント値Ｓ２０として設定さ
れる。この新しいカウント値Ｓ２０に応じて、周波数逓
倍器３０の発振周波数は変更前の発振周波数の半分に設
定される。
【００３４】カウンタ２０のカウント値の更新に伴い、
制御回路６０は新しい動作周波数に応じて分周器５０お
よび分周器４０の分周比を設定するための制御信号
ＳB ，ＳC を更新する。式（３）に応じて分周器５０お
よび分周器４０の新しい分周比をそれぞれｂ、ｃとする
と、（ｃ／ｂ）＝（Ｃ／２Ｂ）となるように、新しい分
周比を設定するための制御信号ＳB ，ＳC を発生すれば
よい。
制御回路６０は新しい動作周波数に応じて分周器５０お
よび分周器４０の分周比を設定するための制御信号
ＳB ，ＳC を更新する。式（３）に応じて分周器５０お
よび分周器４０の新しい分周比をそれぞれｂ、ｃとする
と、（ｃ／ｂ）＝（Ｃ／２Ｂ）となるように、新しい分
周比を設定するための制御信号ＳB ，ＳC を発生すれば
よい。
【００３５】このように、ＰＬＬ回路の目標クロック信
号の周波数を変更させる場合に、新しい動作周波数に応
じてカウンタ２０のカウント値および分周器５０、分周
器４０の分周比を設定するための制御信号ＳM ，ＳB ，
ＳC を発生し、これらの制御信号に応じてカウント値お
よび分周比を更新させることにより、設定変更後周波数
逓倍器３０の発振周波数は、新しい目標動作周波数また
はそれに近い周波数に設定され、ＰＬＬ回路は比較的に
短時間に新しい目標動作周波数に安定し、動作周波数更
新に必要な過渡時間Ｄが短くなり、システムの動作安定
性が向上する。また、ＰＬＬ回路全体の動作周波数が１
／２になり、消費電力も低減する。
号の周波数を変更させる場合に、新しい動作周波数に応
じてカウンタ２０のカウント値および分周器５０、分周
器４０の分周比を設定するための制御信号ＳM ，ＳB ，
ＳC を発生し、これらの制御信号に応じてカウント値お
よび分周比を更新させることにより、設定変更後周波数
逓倍器３０の発振周波数は、新しい目標動作周波数また
はそれに近い周波数に設定され、ＰＬＬ回路は比較的に
短時間に新しい目標動作周波数に安定し、動作周波数更
新に必要な過渡時間Ｄが短くなり、システムの動作安定
性が向上する。また、ＰＬＬ回路全体の動作周波数が１
／２になり、消費電力も低減する。
【００３６】さらに、図２に示すように、システムの動
作周波数ｆ1 を初期値の３／４に変更する場合に、外部
からの制御信号ＳA により周波数変化の命令が制御回路
６０に伝達される。これに応じて制御回路６０は目標ク
ロック信号の新しい周波数に応じて新たに制御信号
ＳB ，ＳC ，ＳM が算出され、これらの制御信号に応じ
て分周器５０、分周器４０およびカウンタ２０のカウン
ト値が更新される。
作周波数ｆ1 を初期値の３／４に変更する場合に、外部
からの制御信号ＳA により周波数変化の命令が制御回路
６０に伝達される。これに応じて制御回路６０は目標ク
ロック信号の新しい周波数に応じて新たに制御信号
ＳB ，ＳC ，ＳM が算出され、これらの制御信号に応じ
て分周器５０、分周器４０およびカウンタ２０のカウン
ト値が更新される。
【００３７】変更前のＰＬＬ回路の動作周波数は、初期
値の１／２に設定されているので、目標クロック信号の
周波数は初期値の３／４に設定変更することは、変更後
のＰＬＬ回路の発振周波数は、変更前の１．５倍に増加
する。このため、制御回路６０はレジスタ７０に保持さ
れているカウント値ＳN も値を用いて、それに対して乗
算演算を行い、発振周波数を３／２になるようにカウン
ト値を設定するための制御信号ＳM を発生し、カウンタ
２０に出力する。
値の１／２に設定されているので、目標クロック信号の
周波数は初期値の３／４に設定変更することは、変更後
のＰＬＬ回路の発振周波数は、変更前の１．５倍に増加
する。このため、制御回路６０はレジスタ７０に保持さ
れているカウント値ＳN も値を用いて、それに対して乗
算演算を行い、発振周波数を３／２になるようにカウン
ト値を設定するための制御信号ＳM を発生し、カウンタ
２０に出力する。
【００３８】カウンタ２０において、制御回路６０から
の制御信号ＳM に応じてカウント値Ｓ２０を現在値の３
／２に設定され、周波数逓倍器３０に出力する。これに
応じて周波数逓倍器３０において発振周波数が現在値の
３／２に高く設定される。
の制御信号ＳM に応じてカウント値Ｓ２０を現在値の３
／２に設定され、周波数逓倍器３０に出力する。これに
応じて周波数逓倍器３０において発振周波数が現在値の
３／２に高く設定される。
【００３９】カウンタ２０のカウント値の更新と伴い、
制御回路６０は新しい動作周波数に応じて分周器５０お
よび分周器４０の分周比を設定するための制御信号
ＳB ，ＳC を更新する。式（３）に応じて分周器５０お
よび分周器４０の新しい分周比をそれぞれｂ’、ｃ’と
すると、（ｃ’／ｂ’）＝（３ｃ／２ｂ）となるよう
に、新しい分周比を設定するための制御信号ＳB ，ＳC
を発生すればよい。
制御回路６０は新しい動作周波数に応じて分周器５０お
よび分周器４０の分周比を設定するための制御信号
ＳB ，ＳC を更新する。式（３）に応じて分周器５０お
よび分周器４０の新しい分周比をそれぞれｂ’、ｃ’と
すると、（ｃ’／ｂ’）＝（３ｃ／２ｂ）となるよう
に、新しい分周比を設定するための制御信号ＳB ，ＳC
を発生すればよい。
【００４０】例えば、制御信号ＳB ，ＳC により分周器
５０の分周比が変更前の２倍に設定し、分周器４０の分
周比が変更前の３倍に設定するように制御信号ＳB ，Ｓ
C の値をそれぞれ設定し、さらにカウンタ２０のカウン
ト値を変更前の３／２となるように制御信号ＳM の値を
設定し、これらの制御信号に応じて分周器５０、分周器
４０の分周比およびカウント値２０のカウント値を変更
させることにより、変更後周波数逓倍器３０の発振周波
数は、変更前の３／２またはそれに近い周波数に設定さ
れている。このため、ＰＬＬ回路は比較的に短時間に新
しい目標動作周波数に安定し、動作周波数更新に必要な
引き込み時間が短くなり、システムの動作安定性が向上
し、且つ無駄な消費電力を抑えることができる。
５０の分周比が変更前の２倍に設定し、分周器４０の分
周比が変更前の３倍に設定するように制御信号ＳB ，Ｓ
C の値をそれぞれ設定し、さらにカウンタ２０のカウン
ト値を変更前の３／２となるように制御信号ＳM の値を
設定し、これらの制御信号に応じて分周器５０、分周器
４０の分周比およびカウント値２０のカウント値を変更
させることにより、変更後周波数逓倍器３０の発振周波
数は、変更前の３／２またはそれに近い周波数に設定さ
れている。このため、ＰＬＬ回路は比較的に短時間に新
しい目標動作周波数に安定し、動作周波数更新に必要な
引き込み時間が短くなり、システムの動作安定性が向上
し、且つ無駄な消費電力を抑えることができる。
【００４１】以上説明したように、本実施形態によれ
ば、基準クロックＲＦＣＫおよび目標クロック信号ＰＬ
ＣＫの所望の周波数に応じて制御回路６０により、分周
器５０と４０の分周比およびカウンタ２０の初期カウン
ト値を設定するための制御信号ＳB ，ＳC ，ＳM を生成
し、これに応じて周波数逓倍器３０の発振周波数は所望
の目標周波数ｆ1 に近い周波数に設定し、動作周波数を
変更させる場合に、変更を指示する制御信号ＳA および
レジスタ７０に保持されている現在のカウント値ＳN に
応じて変更後のカウント値および分周比を算出し、制御
信号ＳB ，ＳC ，ＳM を改めて設定し、カウンタ２０お
よび分周器５０と４０の分周器を新しい値に設定するの
で、動作周波数の変更に必要な引き込み時間を短縮で
き、引き込み動作中に無駄な消費電力を抑制でき、シス
テムの動作安定性の向上が図れる。
ば、基準クロックＲＦＣＫおよび目標クロック信号ＰＬ
ＣＫの所望の周波数に応じて制御回路６０により、分周
器５０と４０の分周比およびカウンタ２０の初期カウン
ト値を設定するための制御信号ＳB ，ＳC ，ＳM を生成
し、これに応じて周波数逓倍器３０の発振周波数は所望
の目標周波数ｆ1 に近い周波数に設定し、動作周波数を
変更させる場合に、変更を指示する制御信号ＳA および
レジスタ７０に保持されている現在のカウント値ＳN に
応じて変更後のカウント値および分周比を算出し、制御
信号ＳB ，ＳC ，ＳM を改めて設定し、カウンタ２０お
よび分周器５０と４０の分周器を新しい値に設定するの
で、動作周波数の変更に必要な引き込み時間を短縮で
き、引き込み動作中に無駄な消費電力を抑制でき、シス
テムの動作安定性の向上が図れる。
【００４２】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路によれば、乗除算器からなる制御回路を設け、システ
ムの動作状態に応じてカウンタおよび分周器の値を変更
させることにより、ＰＬＬ回路の動作周波数を直接に変
更でき、周波数変化に必要な引き込み時間を短縮でき、
消費電力の低減およびシステムの動作安定性の向上を実
現できる利点がある。
路によれば、乗除算器からなる制御回路を設け、システ
ムの動作状態に応じてカウンタおよび分周器の値を変更
させることにより、ＰＬＬ回路の動作周波数を直接に変
更でき、周波数変化に必要な引き込み時間を短縮でき、
消費電力の低減およびシステムの動作安定性の向上を実
現できる利点がある。
【図１】本発明に係るＰＬＬ回路の一実施形態を示す回
路図である。
路図である。
【図２】本発明のＰＬＬ回路の周波数変化時の周波数／
時間の関係を示す図である。
時間の関係を示す図である。
【図３】従来のＰＬＬ回路の一構成例を示す回路図であ
る。
る。
【図４】ＰＬＬ回路と分周比可変分周器からなる従来の
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図５】従来のＰＬＬ回路における周波数変化時の周波
数／時間の関係を示す図である。
数／時間の関係を示す図である。
１０…位相比較器、２０…カウンタ、３０…周波数逓倍
器、４０，５０，１２０…分周器、６０…制御回路、７
０…レジスタ、１００…ＰＬＬ回路、ＲＦＣＫ…基準ク
ロック信号、ＰＬＣＫ…目標クロック信号。
器、４０，５０，１２０…分周器、６０…制御回路、７
０…レジスタ、１００…ＰＬＬ回路、ＲＦＣＫ…基準ク
ロック信号、ＰＬＣＫ…目標クロック信号。
Claims (5)
- 【請求項１】基準信号を第１の分周比で分周し、第１の
分周信号を出力する第１の分周回路と、 上記第１の分周信号と第２の分周信号との位相を比較
し、比較結果に応じた位相差信号を出力する位相比較回
路と、 上記位相差信号に応じてカウントを行い、所定のカウン
ト値を出力し、且つ当該カウント値を外部から設定可能
なカウンタと、 上記カウンタからのカウント値に応じて所定の周波数で
発振し、発振信号を出力する発振回路と、 上記発振回路からの発振信号を第２の分周比で分周し、
得られた分周信号を上記第２の分周信号として上記位相
比較回路に出力する第２の分周回路と、 上記発振回路の所望の発振周波数と上記カウンタのカウ
ント値に応じて、上記第１、第２の分周比および上記カ
ウンタのカウント値を設定する制御回路とを有するＰＬ
Ｌ回路。 - 【請求項２】上記制御回路は、乗除算回路により構成さ
れ、上記発振回路の所望の発振周波数と上記基準信号の
周波数に応じて上記第１、第２の分周比および上記カウ
ンタのカウント値を算出する請求項１記載のＰＬＬ回
路。 - 【請求項３】上記制御回路は、上記発振回路の発振周波
数を変化させるとき、変化前のカウント値および変化後
の所望の発振周波数に応じて上記第１、第２の分周比お
よび上記カウント値を変更させる請求項１記載のＰＬＬ
回路。 - 【請求項４】上記カウンタのカウント値を保持し、保持
した値を上記制御回路に供給するデータ保持手段を有す
る請求項１記載のＰＬＬ回路。 - 【請求項５】上記データ保持手段は、レジスタにより構
成されている請求項４記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152116A JPH10341156A (ja) | 1997-06-10 | 1997-06-10 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152116A JPH10341156A (ja) | 1997-06-10 | 1997-06-10 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341156A true JPH10341156A (ja) | 1998-12-22 |
Family
ID=15533417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9152116A Pending JPH10341156A (ja) | 1997-06-10 | 1997-06-10 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104993826A (zh) * | 2015-07-22 | 2015-10-21 | 广州润芯信息技术有限公司 | 一种分频方法及其装置 |
-
1997
- 1997-06-10 JP JP9152116A patent/JPH10341156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104993826A (zh) * | 2015-07-22 | 2015-10-21 | 广州润芯信息技术有限公司 | 一种分频方法及其装置 |
| CN104993826B (zh) * | 2015-07-22 | 2018-05-15 | 广州海格通信集团股份有限公司 | 一种分频方法及其装置 |
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