JPH1039957A - リセット制御回路 - Google Patents
リセット制御回路Info
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- JPH1039957A JPH1039957A JP8190322A JP19032296A JPH1039957A JP H1039957 A JPH1039957 A JP H1039957A JP 8190322 A JP8190322 A JP 8190322A JP 19032296 A JP19032296 A JP 19032296A JP H1039957 A JPH1039957 A JP H1039957A
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- Japan
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- reset
- signal
- cpu
- control circuit
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Abstract
(57)【要約】
【課題】 システムの動作モードによっては、外部から
のリセット要求があると、システムのメモリ内容を保護
することができなかった。 【解決手段】 システム制御部７の動作モード信号によ
りＣＰＵ１の動作モードにおいては、リセットＳＷ１０
からの外部リセット要求信号をＣＰＵ１のバスサイクル
に同期させて、システムリセット信号を出力すると共に
バスサイクル禁止信号を出力し、ＣＰＵ１のスタンバイ
モードでは、外部リセット要求信号をシステムリセット
信号に同期して出力し、ＣＰＵ１の電源オフモードで
は、外部リセット要求信号の有無にかかわらず、システ
ムリセット信号を常時出力するリセット制御回路８を備
えている。
のリセット要求があると、システムのメモリ内容を保護
することができなかった。 【解決手段】 システム制御部７の動作モード信号によ
りＣＰＵ１の動作モードにおいては、リセットＳＷ１０
からの外部リセット要求信号をＣＰＵ１のバスサイクル
に同期させて、システムリセット信号を出力すると共に
バスサイクル禁止信号を出力し、ＣＰＵ１のスタンバイ
モードでは、外部リセット要求信号をシステムリセット
信号に同期して出力し、ＣＰＵ１の電源オフモードで
は、外部リセット要求信号の有無にかかわらず、システ
ムリセット信号を常時出力するリセット制御回路８を備
えている。
Description
【０００１】
【発明の属する技術分野】本発明は、リセット制御回路
に関し、特にバッテリ駆動される携帯情報機器のリセッ
ト制御回路に関する。
に関し、特にバッテリ駆動される携帯情報機器のリセッ
ト制御回路に関する。
【０００２】
【従来の技術】従来のリセット回路では、外部からのリ
セット要求があるとＣＰＵの動作サイクルに無関係にリ
セット要求信号を送出していた。
セット要求があるとＣＰＵの動作サイクルに無関係にリ
セット要求信号を送出していた。
【０００３】又、メモリ内容の保護が必要な場合、動作
中のＣＰＵのバスサイクル終了後までリセット要求を待
たせる等、ＣＰＵのバスサイクルに同期させて、メモリ
アクセスと競合させることなくリセット要求信号を送出
していた。このような、ＣＰＵ動作時のリセット要求を
ＣＰＵのバスサイクルに同期化する技術は、特開平１−
１６９５６６号公報に記載され、また、ＣＰＵ動作時の
リセット要求をＲＡＭアクセスに同期化する技術は、特
開平３−２４２７１８号公報に記載されている。
中のＣＰＵのバスサイクル終了後までリセット要求を待
たせる等、ＣＰＵのバスサイクルに同期させて、メモリ
アクセスと競合させることなくリセット要求信号を送出
していた。このような、ＣＰＵ動作時のリセット要求を
ＣＰＵのバスサイクルに同期化する技術は、特開平１−
１６９５６６号公報に記載され、また、ＣＰＵ動作時の
リセット要求をＲＡＭアクセスに同期化する技術は、特
開平３−２４２７１８号公報に記載されている。
【０００４】
【発明が解決しようとする課題】しかし、上記従来技術
では、ＣＰＵを含むシステム電源がオンの状態での外部
からのリセット要求に対して、メモリ内容を保護できる
が、システム電源投入時や電源切断時の電源不安定状
態、またシステム電源がオフの状態での外部リセット要
求に対してメモリ内容を保護するものではなく、またリ
セット要求が直ちに処理されないといった問題点があっ
た。
では、ＣＰＵを含むシステム電源がオンの状態での外部
からのリセット要求に対して、メモリ内容を保護できる
が、システム電源投入時や電源切断時の電源不安定状
態、またシステム電源がオフの状態での外部リセット要
求に対してメモリ内容を保護するものではなく、またリ
セット要求が直ちに処理されないといった問題点があっ
た。
【０００５】本発明の目的は、上記問題点を解決するこ
とのできるリセット制御回路を提供することにある。
とのできるリセット制御回路を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載のリセッ
ト制御回路は、システムのＣＰＵの電源オンオフモード
を示す信号、ＣＰＵスタンバイモードを示す信号、及び
外部からのリセット要求信号により起動するリセット制
御回路であって、電源オフ時には、上記リセット要求信
号の有無にかかわらずシステムリセット信号を常時出力
し、ＣＰＵ動作モード時には、上記リセット要求信号に
非同期でＣＰＵバスサイクルに同期して、システムリセ
ット信号を出力すると共に、バスサイクル禁止信号を出
力し、ＣＰＵスタンバイモード時には、上記リセット要
求信号に同期してシステムリセット信号を出力すること
を特徴とする。
ト制御回路は、システムのＣＰＵの電源オンオフモード
を示す信号、ＣＰＵスタンバイモードを示す信号、及び
外部からのリセット要求信号により起動するリセット制
御回路であって、電源オフ時には、上記リセット要求信
号の有無にかかわらずシステムリセット信号を常時出力
し、ＣＰＵ動作モード時には、上記リセット要求信号に
非同期でＣＰＵバスサイクルに同期して、システムリセ
ット信号を出力すると共に、バスサイクル禁止信号を出
力し、ＣＰＵスタンバイモード時には、上記リセット要
求信号に同期してシステムリセット信号を出力すること
を特徴とする。
【０００７】請求項２に記載のリセット制御回路は、請
求項１に記載のリセット制御回路において、ＣＰＵ動作
モード時に、上記システムリセット信号に同期して、シ
ステムのメモリのバックアップ信号を出力することを特
徴とする。
求項１に記載のリセット制御回路において、ＣＰＵ動作
モード時に、上記システムリセット信号に同期して、シ
ステムのメモリのバックアップ信号を出力することを特
徴とする。
【０００８】請求項３に記載のリセット制御回路は、請
求項１に記載のリセット制御回路において、ＣＰＵ動作
モード時に、予め設定された一定時間後に、上記リセッ
ト要求信号を再出力することを特徴とする。
求項１に記載のリセット制御回路において、ＣＰＵ動作
モード時に、予め設定された一定時間後に、上記リセッ
ト要求信号を再出力することを特徴とする。
【０００９】
【発明の実施の形態】図１に、本発明のリセット制御回
路を用いたシステムの構成を示す。ここでＣＰＵ１はプ
ロセッサであり、バス５を通じてメモリ３やＩＯ制御部
４とデータのリード／ライトを行なう。メモリ３のデー
タアクセスに関しては、メモリ制御部２がアクセス制御
を行なう。システム制御部７は、ＣＰＵ１を含むシステ
ム６の動作モード及び電源供給を制御するものであっ
て、ＣＰＵ１からの指令によってシステムクロックの停
止、システム電源の切断などを行なう。また、システム
制御部７は、リセット制御回路８にシステム電源の切断
の有無やＣＰＵ１の動作状態を示す信号を出力する。Ｃ
ＰＵ１とシステム制御部７とは各動作モード信号や割り
込み信号のやりとりをしている。また、ＣＰＵ１は、リ
セット制御回路８にＣＰＵ１のバスサイクル信号を出力
し、リセット制御回路８からの外部からのリセット要求
信号を入力とする。バッテリ９は、メモリ３、システム
制御部７、リセット制御回路８に電源を供給するもので
あり、この電源はシステム６に供給される電源とは別系
統で常に供給されている。リセットＳＷ１０は、システ
ムリセットが必要になった時に操作を行ない、リセット
要求をリセット制御回路８に入力するものである。
路を用いたシステムの構成を示す。ここでＣＰＵ１はプ
ロセッサであり、バス５を通じてメモリ３やＩＯ制御部
４とデータのリード／ライトを行なう。メモリ３のデー
タアクセスに関しては、メモリ制御部２がアクセス制御
を行なう。システム制御部７は、ＣＰＵ１を含むシステ
ム６の動作モード及び電源供給を制御するものであっ
て、ＣＰＵ１からの指令によってシステムクロックの停
止、システム電源の切断などを行なう。また、システム
制御部７は、リセット制御回路８にシステム電源の切断
の有無やＣＰＵ１の動作状態を示す信号を出力する。Ｃ
ＰＵ１とシステム制御部７とは各動作モード信号や割り
込み信号のやりとりをしている。また、ＣＰＵ１は、リ
セット制御回路８にＣＰＵ１のバスサイクル信号を出力
し、リセット制御回路８からの外部からのリセット要求
信号を入力とする。バッテリ９は、メモリ３、システム
制御部７、リセット制御回路８に電源を供給するもので
あり、この電源はシステム６に供給される電源とは別系
統で常に供給されている。リセットＳＷ１０は、システ
ムリセットが必要になった時に操作を行ない、リセット
要求をリセット制御回路８に入力するものである。
【００１０】次に、リセット制御回路８の動作について
図２、図３を用いて説明する。図２は、リセット制御回
路８の詳細回路を示し、図３は、その動作タイムチャー
トである。リセット制御回路８は、フリップフロップ１
１、オアゲート１２、アンドゲート１３により構成さ
れ、バッテリ９により、常に電源電圧ＶＢＡＴが供給さ
れている。
図２、図３を用いて説明する。図２は、リセット制御回
路８の詳細回路を示し、図３は、その動作タイムチャー
トである。リセット制御回路８は、フリップフロップ１
１、オアゲート１２、アンドゲート１３により構成さ
れ、バッテリ９により、常に電源電圧ＶＢＡＴが供給さ
れている。
【００１１】フリップフロップ１１は、リセットＳＷ１
０からのリセット要求信号バーＲＥＳＲＥＱの状態をＣ
ＰＵ１のバスサイクル信号ＢＣＹＳＴの立ち上がりタイ
ミングでセットして、バスサイクル禁止信号バーＢＵＳ
ＩＮＨを出力する。
０からのリセット要求信号バーＲＥＳＲＥＱの状態をＣ
ＰＵ１のバスサイクル信号ＢＣＹＳＴの立ち上がりタイ
ミングでセットして、バスサイクル禁止信号バーＢＵＳ
ＩＮＨを出力する。
【００１２】ＣＰＵ１の指示によってシステム制御部７
がシステム６の動作モードを制御して電源オフモードを
示す信号バーＰＯＦＦＭＯＤとスタンバイモードを示す
信号バーＳＴＡＮＤＢＹを出力する。
がシステム６の動作モードを制御して電源オフモードを
示す信号バーＰＯＦＦＭＯＤとスタンバイモードを示す
信号バーＳＴＡＮＤＢＹを出力する。
【００１３】ＣＰＵ１が動作中のシステム６の動作モー
ドにおいて、リセットＳＷ１０が押下された場合、リセ
ット要求信号バーＲＥＳＲＥＱがアクティブ（Ｌ）とな
り、リセット制御回路８に対して、システムリセットが
要求される。ＣＰＵ１は動作中であり、メモリ３やＩＯ
制御部４をアクセスする度にバスサイクル信号ＢＣＹＳ
Ｔがアクティブとなる。ＢＣＹＳＴの立ち上がりタイミ
ングで、フリップフロップ１１がリセットされ、バスサ
イクル禁止信号バーＢＵＳＩＮＨがアクティブ（Ｌ）と
なって、オアゲート１２、アンドゲート１３を経由して
システムリセット信号バーＲＥＳＥＴがシステム６に出
力されシステムリセットが実行される。リセットＳＷ１
０は、バスサイクルとは非同期に押下されるが、バスサ
イクル信号ＢＣＹＳＴの立ち上がりに同期されて出力さ
れ、同時にバスサイクル禁止信号バーＢＵＳＩＮＨがメ
モリ制御部２に出力され、以降のメモリアクセスを禁止
する。
ドにおいて、リセットＳＷ１０が押下された場合、リセ
ット要求信号バーＲＥＳＲＥＱがアクティブ（Ｌ）とな
り、リセット制御回路８に対して、システムリセットが
要求される。ＣＰＵ１は動作中であり、メモリ３やＩＯ
制御部４をアクセスする度にバスサイクル信号ＢＣＹＳ
Ｔがアクティブとなる。ＢＣＹＳＴの立ち上がりタイミ
ングで、フリップフロップ１１がリセットされ、バスサ
イクル禁止信号バーＢＵＳＩＮＨがアクティブ（Ｌ）と
なって、オアゲート１２、アンドゲート１３を経由して
システムリセット信号バーＲＥＳＥＴがシステム６に出
力されシステムリセットが実行される。リセットＳＷ１
０は、バスサイクルとは非同期に押下されるが、バスサ
イクル信号ＢＣＹＳＴの立ち上がりに同期されて出力さ
れ、同時にバスサイクル禁止信号バーＢＵＳＩＮＨがメ
モリ制御部２に出力され、以降のメモリアクセスを禁止
する。
【００１４】この為、如何なるタイミングでリセットＳ
Ｗ１０が押下されても、メモリアクセスが異常になら
ず、メモリ内容が破壊されることはない。
Ｗ１０が押下されても、メモリアクセスが異常になら
ず、メモリ内容が破壊されることはない。
【００１５】スタンバイモードは、システム６の消費電
力を抑える為のモードであり、ＣＰＵ１の指示によって
システム制御部７がシステム６に供給するクロックを停
止し、スタンバイモードになる。その後、一定時間経過
後、あるいは特別な割り込み要求などによって動作モー
ドに復帰する。
力を抑える為のモードであり、ＣＰＵ１の指示によって
システム制御部７がシステム６に供給するクロックを停
止し、スタンバイモードになる。その後、一定時間経過
後、あるいは特別な割り込み要求などによって動作モー
ドに復帰する。
【００１６】スタンバイモードでは、スタンバイモード
信号バーＳＴＡＮＤＢＹがアクティブ（Ｌ）になり、フ
リップフロップ１１はリセット状態となり、バスサイク
ル禁止信号バーＢＵＳＩＮＨは常にアクティブ（Ｌ）と
なり、リセット要求信号バーＲＥＳＲＥＱがそのままシ
ステムリセット信号バーＲＥＳＥＴとなって、システム
リセットが実行される。
信号バーＳＴＡＮＤＢＹがアクティブ（Ｌ）になり、フ
リップフロップ１１はリセット状態となり、バスサイク
ル禁止信号バーＢＵＳＩＮＨは常にアクティブ（Ｌ）と
なり、リセット要求信号バーＲＥＳＲＥＱがそのままシ
ステムリセット信号バーＲＥＳＥＴとなって、システム
リセットが実行される。
【００１７】スタンバイモードにおいては、メモリ３は
メモリ制御部２によってメモリバックアップモードにな
っており、システムに対して非同期なリセットを行なっ
ても、メモリ内容が破壊されることはない。
メモリ制御部２によってメモリバックアップモードにな
っており、システムに対して非同期なリセットを行なっ
ても、メモリ内容が破壊されることはない。
【００１８】システム６の電源オフモードは、メモリバ
ックアップモードであり、ＣＰＵ１を含むシステム６の
電源は供給されない。但し、メモリ３には、バッテリ９
からバックアップ用電源が供給される。電源オフモード
では、電源オフモード信号バーＰＯＦＦＭＯＤがアクテ
ィブ（Ｌ）となり、アンドゲート１３を経由して、電源
オフモードの間中、システムリセット信号バーＲＥＳＥ
Ｔがアクティブとなって、常にシステムリセット状態に
なる。
ックアップモードであり、ＣＰＵ１を含むシステム６の
電源は供給されない。但し、メモリ３には、バッテリ９
からバックアップ用電源が供給される。電源オフモード
では、電源オフモード信号バーＰＯＦＦＭＯＤがアクテ
ィブ（Ｌ）となり、アンドゲート１３を経由して、電源
オフモードの間中、システムリセット信号バーＲＥＳＥ
Ｔがアクティブとなって、常にシステムリセット状態に
なる。
【００１９】次に、リセット制御回路８の他の実施の形
態について図４、図５を用いて説明する。図４は、図２
の構成に、システムリセット信号バーＲＥＳＥＴとスタ
ンバイモード信号バーＳＴＡＮＤＢＹとがオアゲート１
４に入力され、メモリバックアップを要求する信号バー
ＭＥＭＢＡＣがメモリ制御部２に出力される構成が付加
されている。
態について図４、図５を用いて説明する。図４は、図２
の構成に、システムリセット信号バーＲＥＳＥＴとスタ
ンバイモード信号バーＳＴＡＮＤＢＹとがオアゲート１
４に入力され、メモリバックアップを要求する信号バー
ＭＥＭＢＡＣがメモリ制御部２に出力される構成が付加
されている。
【００２０】メモリバックアップの方法は、使用するメ
モリによって異なるが、例えばＰＳ−ＲＡＭ(Pseud Sta
tic RAM)では、ＯＥ(output enable)端子を一定期間以
上アクティブにすれば、自動的にバックアップモードで
あるセルフリフレッシュモードになる。
モリによって異なるが、例えばＰＳ−ＲＡＭ(Pseud Sta
tic RAM)では、ＯＥ(output enable)端子を一定期間以
上アクティブにすれば、自動的にバックアップモードで
あるセルフリフレッシュモードになる。
【００２１】即ち、図５に示されるように、システム６
の動作モードのシステムリセット時のみ、電源オフモー
ド時、及びスタンバイモード時に、メモリバックアップ
モードとなる。ゆえに、ＣＰＵがメモリアクセスを行な
う可能性がある時以外はバックアップモードとなり、メ
モリ保護、消費電力の観点からも良好なシステムが得ら
れる。
の動作モードのシステムリセット時のみ、電源オフモー
ド時、及びスタンバイモード時に、メモリバックアップ
モードとなる。ゆえに、ＣＰＵがメモリアクセスを行な
う可能性がある時以外はバックアップモードとなり、メ
モリ保護、消費電力の観点からも良好なシステムが得ら
れる。
【００２２】ところで、動作モードにおいて、何らかの
原因でＣＰＵ１が誤動作（暴走、ハングアップ等）した
場合に、ＣＰＵバスサイクル信号ＢＣＹＳＴが出力され
ないことが考えられる。この場合、システムが異常動作
しており、システムリセットして正常動作に復旧させる
ことが必要になる。
原因でＣＰＵ１が誤動作（暴走、ハングアップ等）した
場合に、ＣＰＵバスサイクル信号ＢＣＹＳＴが出力され
ないことが考えられる。この場合、システムが異常動作
しており、システムリセットして正常動作に復旧させる
ことが必要になる。
【００２３】そこで、このようなシステム誤動作時の場
合でもリセットＳＷ１０を有効とするリセット制御回路
８のさらに他の実施の形態について図６、図７を用いて
説明する。図６は、図２の構成に、リセット要求信号バ
ーＲＥＳＲＥＱを一定期間だけ遅延させて出力する遅延
回路１５と、遅延回路１５の出力信号とリセット要求信
号バーＲＥＳＲＥＱがオアゲート１６に入力され、アン
ドゲート１３′に入力される構成が付加されている。遅
延回路１５は、例えばＣＲ回路により構成され、遅延回
路１５の遅延時間はシステムの最大バスアクセス間隔時
間より大きな時間が設定される。
合でもリセットＳＷ１０を有効とするリセット制御回路
８のさらに他の実施の形態について図６、図７を用いて
説明する。図６は、図２の構成に、リセット要求信号バ
ーＲＥＳＲＥＱを一定期間だけ遅延させて出力する遅延
回路１５と、遅延回路１５の出力信号とリセット要求信
号バーＲＥＳＲＥＱがオアゲート１６に入力され、アン
ドゲート１３′に入力される構成が付加されている。遅
延回路１５は、例えばＣＲ回路により構成され、遅延回
路１５の遅延時間はシステムの最大バスアクセス間隔時
間より大きな時間が設定される。
【００２４】通常のシステム動作モードにおいて、リセ
ットＳＷ１０が押下された場合、リセット要求信号バー
ＲＥＳＲＥＱがアクティブ（Ｌ）となり、リセット制御
回路８に対して、システムリセットが要求される。この
時、ＣＰＵ１がバスサイクル信号ＢＣＹＳＴを出力しな
かった場合、フリップフロップ１１はセットされないの
で、出力信号１０７はアクティブ（Ｌ）とならず、シス
テムリセット信号バーＲＥＳＥＴは出力されない。但
し、リセット要求信号バーＲＥＳＲＥＱはアクティブ
（Ｌ）なので、遅延回路１５に設定された一定時間後に
出力信号１１０がアクティブとなりオアゲート１６を経
由して、出力信号１１１がアクティブ（Ｌ）となってシ
ステムリセット信号バーＲＥＳＥＴがシステム６に出力
されシステムリセットが実行される。
ットＳＷ１０が押下された場合、リセット要求信号バー
ＲＥＳＲＥＱがアクティブ（Ｌ）となり、リセット制御
回路８に対して、システムリセットが要求される。この
時、ＣＰＵ１がバスサイクル信号ＢＣＹＳＴを出力しな
かった場合、フリップフロップ１１はセットされないの
で、出力信号１０７はアクティブ（Ｌ）とならず、シス
テムリセット信号バーＲＥＳＥＴは出力されない。但
し、リセット要求信号バーＲＥＳＲＥＱはアクティブ
（Ｌ）なので、遅延回路１５に設定された一定時間後に
出力信号１１０がアクティブとなりオアゲート１６を経
由して、出力信号１１１がアクティブ（Ｌ）となってシ
ステムリセット信号バーＲＥＳＥＴがシステム６に出力
されシステムリセットが実行される。
【００２５】
【発明の効果】上述したように、本発明によれば、外部
リセット要求がどのようなシステムの動作モードで発生
しても、リセット要求が直ちに処理され、メモリの内容
が保護できるリセット制御回路が実現できる。
リセット要求がどのようなシステムの動作モードで発生
しても、リセット要求が直ちに処理され、メモリの内容
が保護できるリセット制御回路が実現できる。
【図１】本発明に係るシステム構成を示す図である。
【図２】本発明の実施の形態に係るリセット制御回路の
詳細を示す図である。
詳細を示す図である。
【図３】図２のリセット制御回路の動作タイムチャート
である。
である。
【図４】本発明の他の実施の形態に係るリセット制御回
路の詳細を示す図である。
路の詳細を示す図である。
【図５】図４のリセット制御回路の動作タイムチャート
である。
である。
【図６】本発明のさらに他の実施の形態に係るリセット
制御回路の詳細を示す図である。
制御回路の詳細を示す図である。
【図７】図６のリセット制御回路の動作タイムチャート
である。
である。
１ ＣＰＵ ２ メモリ制御部 ３ メモリ ４ Ｉ０制御部 ５ バス ６ システム ７ システム制御部 ８ リセット制御回路 ９ バッテリ １０ リセットＳＷ
Claims (3)
- 【請求項１】 システムのＣＰＵの電源オンオフモード
を示す信号、ＣＰＵスタンバイモードを示す信号、及び
外部からのリセット要求信号により起動するリセット制
御回路であって、 電源オフ時には、上記リセット要求信号の有無にかかわ
らずシステムリセット信号を常時出力し、 ＣＰＵ動作モード時には、上記リセット要求信号に非同
期でＣＰＵバスサイクルに同期して、システムリセット
信号を出力すると共に、バスサイクル禁止信号を出力
し、 ＣＰＵスタンバイモード時には、上記リセット要求信号
に同期してシステムリセット信号を出力することを特徴
とするリセット制御回路。 - 【請求項２】 ＣＰＵ動作モード時に、上記システムリ
セット信号に同期して、システムのメモリのバックアッ
プ信号を出力することを特徴とする請求項１に記載のリ
セット制御回路。 - 【請求項３】 ＣＰＵ動作モード時に、予め設定された
一定時間後に、上記リセット要求信号を再出力すること
を特徴とする請求項１に記載のリセット制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190322A JPH1039957A (ja) | 1996-07-19 | 1996-07-19 | リセット制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190322A JPH1039957A (ja) | 1996-07-19 | 1996-07-19 | リセット制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1039957A true JPH1039957A (ja) | 1998-02-13 |
Family
ID=16256257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190322A Pending JPH1039957A (ja) | 1996-07-19 | 1996-07-19 | リセット制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1039957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249891A (ja) * | 2006-03-20 | 2007-09-27 | Kyocera Mita Corp | データ書込制御装置 |
-
1996
- 1996-07-19 JP JP8190322A patent/JPH1039957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249891A (ja) * | 2006-03-20 | 2007-09-27 | Kyocera Mita Corp | データ書込制御装置 |
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