JPH1040685A - 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 - Google Patents
同期型記憶装置および同期型記憶装置におけるデータ読み出し方法Info
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- JPH1040685A JPH1040685A JP8193395A JP19339596A JPH1040685A JP H1040685 A JPH1040685 A JP H1040685A JP 8193395 A JP8193395 A JP 8193395A JP 19339596 A JP19339596 A JP 19339596A JP H1040685 A JPH1040685 A JP H1040685A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 同期型記憶装置の読み出しにおけるアクセス
タイムを短縮する。 【解決手段】 メモリセル１のパストランジスタのゲー
トに接続されたサブワード線３０をドライバ３１で駆動
する。アドレスデコーダ３４によってクロックＴがたち
下がる前に、メインワード線３２を選択的に活性化して
おく。一方の入力端子に接続されているメインワード線
３２が活性化されているドライバ３１は、その他方の入
力端子に入力されるクロックＴが立ち下がるタイミング
で、メインワード線３２を活性化する。
タイムを短縮する。 【解決手段】 メモリセル１のパストランジスタのゲー
トに接続されたサブワード線３０をドライバ３１で駆動
する。アドレスデコーダ３４によってクロックＴがたち
下がる前に、メインワード線３２を選択的に活性化して
おく。一方の入力端子に接続されているメインワード線
３２が活性化されているドライバ３１は、その他方の入
力端子に入力されるクロックＴが立ち下がるタイミング
で、メインワード線３２を活性化する。
Description
【０００１】
【発明の属する技術分野】この発明は、クロックに同期
して動作する同期型記憶装置および同期型記憶装置にお
けるデータ読み出し方法に関し、特にデータ読み出しの
アクセスタイムを短縮するための同期型ＲＡＭおよびそ
れにおけるデータ読み出し方法に関するものである。
して動作する同期型記憶装置および同期型記憶装置にお
けるデータ読み出し方法に関し、特にデータ読み出しの
アクセスタイムを短縮するための同期型ＲＡＭおよびそ
れにおけるデータ読み出し方法に関するものである。
【０００２】
【従来の技術】同期型記憶装置として、例えば、同期型
ＲＡＭがある。図１０は従来の同期型ＲＡＭの構成の要
部を示すブロック図である。図１０において、１は１ビ
ットのデータを記憶するメモリセル、２は複数のメモリ
セル１が配置された領域であるメモリプレーン、３0〜
３mはメモリセル１の選択用のパストランジスタに接続
さているワード線、４，５はメモリセル１に接続されデ
ータの転送に使用されるビット線、６はアドレス信号Ａ
ｉをデコードしてワード線３の選択を行うアドレスデコ
ーダ、７はビット線４，５のプリチャージを行うプリチ
ャージ回路、８はメモリプレーン２を構成するメモリセ
ル１の列の中から書き込みまたは読み出しを行う列を選
択するカラムセレクタ、９はアドレスデコーダ６および
カラムセレクタ８によって選択されたメモリセル１から
データを読み出すセンスアンプ、１０はアドレスデコー
ダ６およびカラムセレクタ８で選択されたメモリセル１
にデータを書き込むためのライトドライバ、１１はアド
レス信号Ａｉを伝達するためのアドレスバス、１２はク
ロックＴをアドレスデコーダ６とプリチャージ回路７と
センスアンプ９とライトドライバ１０に伝達するための
信号線、１３はセンスアンプ９で読み出されたデータＤ
Ｏｉを出力するためのアドレスバス、１４はライトイネ
ーブル信号ＷＥＣを伝達する信号線、１５はライトドラ
イバ１０で書き込むデータＤＩｉを伝達するデータバス
である。
ＲＡＭがある。図１０は従来の同期型ＲＡＭの構成の要
部を示すブロック図である。図１０において、１は１ビ
ットのデータを記憶するメモリセル、２は複数のメモリ
セル１が配置された領域であるメモリプレーン、３0〜
３mはメモリセル１の選択用のパストランジスタに接続
さているワード線、４，５はメモリセル１に接続されデ
ータの転送に使用されるビット線、６はアドレス信号Ａ
ｉをデコードしてワード線３の選択を行うアドレスデコ
ーダ、７はビット線４，５のプリチャージを行うプリチ
ャージ回路、８はメモリプレーン２を構成するメモリセ
ル１の列の中から書き込みまたは読み出しを行う列を選
択するカラムセレクタ、９はアドレスデコーダ６および
カラムセレクタ８によって選択されたメモリセル１から
データを読み出すセンスアンプ、１０はアドレスデコー
ダ６およびカラムセレクタ８で選択されたメモリセル１
にデータを書き込むためのライトドライバ、１１はアド
レス信号Ａｉを伝達するためのアドレスバス、１２はク
ロックＴをアドレスデコーダ６とプリチャージ回路７と
センスアンプ９とライトドライバ１０に伝達するための
信号線、１３はセンスアンプ９で読み出されたデータＤ
Ｏｉを出力するためのアドレスバス、１４はライトイネ
ーブル信号ＷＥＣを伝達する信号線、１５はライトドラ
イバ１０で書き込むデータＤＩｉを伝達するデータバス
である。
【０００３】図１１は従来の同期型ＲＡＭの読み出し動
作を示すタイミングチャートである。図１１（ａ）はク
ロックＴを、図１１（ｂ）はアドレス信号Ａｉを、図１
１（ｃ）はデータＤＯをそれぞれ示している。プリチャ
ージ回路７は、クロックＴが１の期間にビット線４，５
をハイレベルにチャージアップし、信号ＢＩＴ，ＢＩＴ
Ｃを１にする。クロックＴが０に立ち下がるとアドレス
デコーダ６がイネーブルとなり、アドレスデコーダ６
は、アドレス信号Ａｉをデコードしてワード線３0〜３m
のいずれかを選択する。アドレス信号Ａｉは、図１１に
おいて矢印２０で示したセットアップタイムだけクロッ
クＴが立ち下がるのに先行して入力される。
作を示すタイミングチャートである。図１１（ａ）はク
ロックＴを、図１１（ｂ）はアドレス信号Ａｉを、図１
１（ｃ）はデータＤＯをそれぞれ示している。プリチャ
ージ回路７は、クロックＴが１の期間にビット線４，５
をハイレベルにチャージアップし、信号ＢＩＴ，ＢＩＴ
Ｃを１にする。クロックＴが０に立ち下がるとアドレス
デコーダ６がイネーブルとなり、アドレスデコーダ６
は、アドレス信号Ａｉをデコードしてワード線３0〜３m
のいずれかを選択する。アドレス信号Ａｉは、図１１に
おいて矢印２０で示したセットアップタイムだけクロッ
クＴが立ち下がるのに先行して入力される。
【０００４】ワード線３0〜３mの中でアドレスデコーダ
６によって選択されたワード線はハイレベルになり、そ
のワード線に対応する行のメモリセル１のデータがビッ
ト線４，５に出力される。そして、その行のメモリセル
１の中で、カラムセレクタ８が選択したビット線４，５
に接続されているメモリセル１のデータＤＯｉが読み出
される。
６によって選択されたワード線はハイレベルになり、そ
のワード線に対応する行のメモリセル１のデータがビッ
ト線４，５に出力される。そして、その行のメモリセル
１の中で、カラムセレクタ８が選択したビット線４，５
に接続されているメモリセル１のデータＤＯｉが読み出
される。
【０００５】クロックＴが立ち下がってからデータＤＯ
ｉが読み出されるまでの時間であるアクセスタイムを図
１１において矢印２１で示した。アクセスタイムには、
アドレスデコーダ６がワード線３0〜３mを活性化する時
間と、メモリセル１による遅延と、カラムセレクタ８が
ビット線４，５を選択する時間と、センスアンプ９の動
作時間とが含まれる。
ｉが読み出されるまでの時間であるアクセスタイムを図
１１において矢印２１で示した。アクセスタイムには、
アドレスデコーダ６がワード線３0〜３mを活性化する時
間と、メモリセル１による遅延と、カラムセレクタ８が
ビット線４，５を選択する時間と、センスアンプ９の動
作時間とが含まれる。
【０００６】また、従来の同期型ＲＡＭにおいて、ビッ
ト単位に書き込みを制御しようとするとライトドライバ
１０の構成の変更により回路規模が増大する。ライトド
ライバ１０に各ビット毎にデータをそのままにしておく
ための回路が必要となるからである。
ト単位に書き込みを制御しようとするとライトドライバ
１０の構成の変更により回路規模が増大する。ライトド
ライバ１０に各ビット毎にデータをそのままにしておく
ための回路が必要となるからである。
【０００７】
【発明が解決しようとする課題】従来の同期型記憶装置
は以上のように構成されており、アクセスタイムにアド
レスデコーダ６がワード線３を活性化するための時間が
含まれているため、アクセスタイムを短くし難いという
問題があった。
は以上のように構成されており、アクセスタイムにアド
レスデコーダ６がワード線３を活性化するための時間が
含まれているため、アクセスタイムを短くし難いという
問題があった。
【０００８】また、複数の組にビット線を分類してその
組毎に書き込みの制御を行おうとすると、回路規模が増
大するという問題があった。
組毎に書き込みの制御を行おうとすると、回路規模が増
大するという問題があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、アドレスデコーダがワード線を
活性化する時間を省くことによりアクセスタイムを短く
することを目的としている。また、ビット線を複数の組
に分類してその組毎に書き込み制御を行うときの回路規
模の削減を目的としている。
ためになされたもので、アドレスデコーダがワード線を
活性化する時間を省くことによりアクセスタイムを短く
することを目的としている。また、ビット線を複数の組
に分類してその組毎に書き込み制御を行うときの回路規
模の削減を目的としている。
【００１０】
【課題を解決するための手段】第１の発明に係る同期型
記憶装置は、少なくとも一つのクロックが所定変化をす
るよりも早くアドレス信号をデコードするアドレスデコ
ーダと、前記アドレスデコーダがアドレス信号をデコー
ドした結果に応じて選択的に活性化される複数のメイン
ワード線と、前記複数のメインワード線の各々に対応し
て設けられ複数のメモリセルに接続され該複数のメモリ
セルからのデータの読み出しを制御するための複数のサ
ブワード線と、前記複数のサブワード線の各々に対応し
て設けられ前記複数のメインワード線のうちの対応する
メインワード線が活性化されている状態の下で、前記少
なくとも一つのクロックの前記所定変化に応答して対応
するサブワード線を活性化する複数のドライバとを備え
て構成される。
記憶装置は、少なくとも一つのクロックが所定変化をす
るよりも早くアドレス信号をデコードするアドレスデコ
ーダと、前記アドレスデコーダがアドレス信号をデコー
ドした結果に応じて選択的に活性化される複数のメイン
ワード線と、前記複数のメインワード線の各々に対応し
て設けられ複数のメモリセルに接続され該複数のメモリ
セルからのデータの読み出しを制御するための複数のサ
ブワード線と、前記複数のサブワード線の各々に対応し
て設けられ前記複数のメインワード線のうちの対応する
メインワード線が活性化されている状態の下で、前記少
なくとも一つのクロックの前記所定変化に応答して対応
するサブワード線を活性化する複数のドライバとを備え
て構成される。
【００１１】第２の発明に係る同期型記憶装置は、第１
の発明の同期型記憶装置において、前記少なくとも一つ
のクロックは、互いに異なる第１および第２のクロック
を含み、前記複数のサブワード線は、それぞれ、対応す
るメインワード線が活性化されたときに同時に活性化可
能となる第１および第２のサブワード線を含み、前記ド
ライバは、対応するメインワード線が活性化されている
状態の下で前記第１のクロックの所定変化に応答して前
記第１のサブワード線を活性化する第１のドライバと、
対応するメインワード線が活性化されている状態の下で
前記第２のクロックの所定変化に応答して前記第２のサ
ブワード線を活性化する第２のドライバとを含むことを
特徴とすることを特徴とする。
の発明の同期型記憶装置において、前記少なくとも一つ
のクロックは、互いに異なる第１および第２のクロック
を含み、前記複数のサブワード線は、それぞれ、対応す
るメインワード線が活性化されたときに同時に活性化可
能となる第１および第２のサブワード線を含み、前記ド
ライバは、対応するメインワード線が活性化されている
状態の下で前記第１のクロックの所定変化に応答して前
記第１のサブワード線を活性化する第１のドライバと、
対応するメインワード線が活性化されている状態の下で
前記第２のクロックの所定変化に応答して前記第２のサ
ブワード線を活性化する第２のドライバとを含むことを
特徴とすることを特徴とする。
【００１２】第３の発明に係る同期型記憶装置は、第１
または第２の発明の同期型記憶装置において、前記複数
のサブワード線は、それぞれ、対応するメインワード線
が活性化されているときに同時に活性化可能となる第１
および第２のサブワード線を含み、前記ドライバは、第
１の制御信号によって動作可能な状態となっているとと
もに対応するメインワード線が活性化されている状態の
下で、前記少なくとも一つのクロックの所定変化に応答
して前記第１のサブワード線を活性化する第１のドライ
バと、第２の制御信号によって動作可能な状態となって
いるとともに対応するメインワード線が活性化されてい
る状態の下で、前記少なくとも一つのクロックの所定変
化に応答して前記第２のサブワード線を活性化する第２
のドライバとを含むことを特徴とすることを特徴とす
る。
または第２の発明の同期型記憶装置において、前記複数
のサブワード線は、それぞれ、対応するメインワード線
が活性化されているときに同時に活性化可能となる第１
および第２のサブワード線を含み、前記ドライバは、第
１の制御信号によって動作可能な状態となっているとと
もに対応するメインワード線が活性化されている状態の
下で、前記少なくとも一つのクロックの所定変化に応答
して前記第１のサブワード線を活性化する第１のドライ
バと、第２の制御信号によって動作可能な状態となって
いるとともに対応するメインワード線が活性化されてい
る状態の下で、前記少なくとも一つのクロックの所定変
化に応答して前記第２のサブワード線を活性化する第２
のドライバとを含むことを特徴とすることを特徴とす
る。
【００１３】第４の発明に係る同期型記憶装置における
データ読み出し方法は、複数のメインワード線とメモリ
セルに接続された複数のサブワード線とを有し少なくと
も一つのクロックに同期してデータの読み出しを行う同
期型記憶装置のデータ読み出し方法において、前記少な
くとも一つのクロックの所定変化の前に、メインワード
線を選択的に活性化するメインワード線活性化工程と、
前記メインワード線活性化工程の後で、活性化されたメ
インワード線に接続され該メインワード線に対応するサ
ブワード線を活性化するためのドライバを、前記少なく
とも一つのクロックの前記所定変化に応答して動作させ
るサブワード線活性化工程と、活性化されたサブワード
線に接続されているメモリセルからデータを読み出す工
程とを備えて構成される。
データ読み出し方法は、複数のメインワード線とメモリ
セルに接続された複数のサブワード線とを有し少なくと
も一つのクロックに同期してデータの読み出しを行う同
期型記憶装置のデータ読み出し方法において、前記少な
くとも一つのクロックの所定変化の前に、メインワード
線を選択的に活性化するメインワード線活性化工程と、
前記メインワード線活性化工程の後で、活性化されたメ
インワード線に接続され該メインワード線に対応するサ
ブワード線を活性化するためのドライバを、前記少なく
とも一つのクロックの前記所定変化に応答して動作させ
るサブワード線活性化工程と、活性化されたサブワード
線に接続されているメモリセルからデータを読み出す工
程とを備えて構成される。
【００１４】第５の発明に係る同期型記憶装置における
データ読み出し方法は、第４のデータ読み出し方法にお
いて、前記少なくとも一つのクロックは、互いに異なる
第１および第２のクロックを含み、前記複数のサブワー
ド線は、それぞれ、対応するメインワード線が活性化さ
れているとき同時に第１のドライバで活性化可能となる
第１のサブワード線および第２のドライバで活性化可能
となる第２のサブワード線を含み、前記サブワード線活
性化工程において、前記第１および第２のドライバは、
それぞれ前記第１および第２のクロックに応答して前記
第１および第２のサブワード線を活性化することを特徴
とする。
データ読み出し方法は、第４のデータ読み出し方法にお
いて、前記少なくとも一つのクロックは、互いに異なる
第１および第２のクロックを含み、前記複数のサブワー
ド線は、それぞれ、対応するメインワード線が活性化さ
れているとき同時に第１のドライバで活性化可能となる
第１のサブワード線および第２のドライバで活性化可能
となる第２のサブワード線を含み、前記サブワード線活
性化工程において、前記第１および第２のドライバは、
それぞれ前記第１および第２のクロックに応答して前記
第１および第２のサブワード線を活性化することを特徴
とする。
【００１５】
実施の形態１．以下この発明の実施の形態１による同期
型記憶装置について図１から図３を用いて説明する。図
１は実施の形態１による同期型ＲＡＭの構成の要部を示
すブロック図である。図１において、１は１ビットのデ
ータを記憶するメモリセル、２は複数のメモリセル１が
配置されたメモリプレーン、３０00〜３０mnはメモリセ
ル１の選択用のパストランジスタに接続さているサブワ
ード線、３１00〜３１mnはサブワード線３０00〜３０mn
を活性化するためのドライバ、３２0〜３２mはドライバ
３１00〜３１mnに接続されドライバ３１00〜３１mnの選
択を行うためのメインワード線、３４はアドレス信号Ａ
ｉをデコードしてメインワード線３２0〜３２mの選択を
行うアドレスデコーダ、７はビット線４，５のプリチャ
ージを行うプリチャージ回路、８はメモリプレーン２の
中の書き込みまたは読み出しを行うメモリセル１の列を
選択するカラムセレクタ、９はアドレスデコーダ３４お
よびカラムセレクタ８で選択されたメモリセル１からデ
ータを読み出すセンスアンプ、１０はアドレスデコーダ
３４およびカラムセレクタ８で選択されたメモリセル１
にデータを書き込むためのライトドライバ、３３はプリ
チャージ回路７とセンスアンプ９とライトドライバ１０
とドライバ３１00〜３１mnにクロックＴを供給する信号
線、１１はアドレス信号Ａｉを伝達するためのアドレス
バス、１３はセンスアンプ９で読み出されたデータＤＯ
ｉを出力するためのデータバス、１４はライトイネーブ
ル信号ＷＥＣを伝達する信号線、１５はライトドライバ
１０が書き込むデータＤＩｉを伝達するデータバスであ
る。
型記憶装置について図１から図３を用いて説明する。図
１は実施の形態１による同期型ＲＡＭの構成の要部を示
すブロック図である。図１において、１は１ビットのデ
ータを記憶するメモリセル、２は複数のメモリセル１が
配置されたメモリプレーン、３０00〜３０mnはメモリセ
ル１の選択用のパストランジスタに接続さているサブワ
ード線、３１00〜３１mnはサブワード線３０00〜３０mn
を活性化するためのドライバ、３２0〜３２mはドライバ
３１00〜３１mnに接続されドライバ３１00〜３１mnの選
択を行うためのメインワード線、３４はアドレス信号Ａ
ｉをデコードしてメインワード線３２0〜３２mの選択を
行うアドレスデコーダ、７はビット線４，５のプリチャ
ージを行うプリチャージ回路、８はメモリプレーン２の
中の書き込みまたは読み出しを行うメモリセル１の列を
選択するカラムセレクタ、９はアドレスデコーダ３４お
よびカラムセレクタ８で選択されたメモリセル１からデ
ータを読み出すセンスアンプ、１０はアドレスデコーダ
３４およびカラムセレクタ８で選択されたメモリセル１
にデータを書き込むためのライトドライバ、３３はプリ
チャージ回路７とセンスアンプ９とライトドライバ１０
とドライバ３１00〜３１mnにクロックＴを供給する信号
線、１１はアドレス信号Ａｉを伝達するためのアドレス
バス、１３はセンスアンプ９で読み出されたデータＤＯ
ｉを出力するためのデータバス、１４はライトイネーブ
ル信号ＷＥＣを伝達する信号線、１５はライトドライバ
１０が書き込むデータＤＩｉを伝達するデータバスであ
る。
【００１６】ここで、クロックＴは、同期型ＲＡＭの同
期をとるため用いられるクロックである。また、ドライ
バ３１00〜３１mn等はｍ行ｎ列に配置されており、上記
符号で２桁の添字における上位桁は行を、下位桁は列を
示している。この点に関しては、以下説明する他の実施
の形態においても同様である。従来のアドレスデコーダ
６は、クロックＴが立ち下がってからその動作を開始す
るように、クロックＴの供給を受けていた。これは、ク
ロックＴが立ち下がる前にアドレスデコーダ６がワード
線３0〜３mを活性化すると、プリチャージ回路７によっ
てビット線４，５がプリチャージされているため、メモ
リセル１に記憶されているデータが消去されるという誤
動作を起こす。一方、アドレスデコーダ３４は、図１０
に示した従来のアドレスデコーダ６と異なり、クロック
Ｔによってその動作を制御されない。図１の同期型記憶
装置では、ドライバ３１00〜３１mnがクロックＴで制御
されサブワード線３０00〜３０mnの活性化が、メインワ
ード線３２0〜３２mの活性化のみでは決定されないよう
に構成され、クロックＴが立ち下がるまで行われること
がない。よってアドレスデコーダ３４が予めデコードし
ても誤動作を起こさないのである。
期をとるため用いられるクロックである。また、ドライ
バ３１00〜３１mn等はｍ行ｎ列に配置されており、上記
符号で２桁の添字における上位桁は行を、下位桁は列を
示している。この点に関しては、以下説明する他の実施
の形態においても同様である。従来のアドレスデコーダ
６は、クロックＴが立ち下がってからその動作を開始す
るように、クロックＴの供給を受けていた。これは、ク
ロックＴが立ち下がる前にアドレスデコーダ６がワード
線３0〜３mを活性化すると、プリチャージ回路７によっ
てビット線４，５がプリチャージされているため、メモ
リセル１に記憶されているデータが消去されるという誤
動作を起こす。一方、アドレスデコーダ３４は、図１０
に示した従来のアドレスデコーダ６と異なり、クロック
Ｔによってその動作を制御されない。図１の同期型記憶
装置では、ドライバ３１00〜３１mnがクロックＴで制御
されサブワード線３０00〜３０mnの活性化が、メインワ
ード線３２0〜３２mの活性化のみでは決定されないよう
に構成され、クロックＴが立ち下がるまで行われること
がない。よってアドレスデコーダ３４が予めデコードし
ても誤動作を起こさないのである。
【００１７】図２は、メモリセル１の構成を示す回路図
である。メモリセル１において、サブワード線３０がパ
ストランジスタ４０、４１のゲートに接続されている。
ここで、サブワード線３０は、図１のサブワード線３０
00〜３０mnのいずれかを示す。パストランジスタ４０，
４１はそれぞれその一方電流電極をビット線４，５に接
続している。パストランジスタ４０の他方電流電極はイ
ンバータ４２の入力端子に接続され、パストランジスタ
４１の他方電流電極はインバータ４２の出力端子に接続
されている。また、インバータ４３の出力端子はインバ
ータ４２の入力端子に接続され、インバータ４３の入力
端子はインバータ４２の出力端子に接続されている。
である。メモリセル１において、サブワード線３０がパ
ストランジスタ４０、４１のゲートに接続されている。
ここで、サブワード線３０は、図１のサブワード線３０
00〜３０mnのいずれかを示す。パストランジスタ４０，
４１はそれぞれその一方電流電極をビット線４，５に接
続している。パストランジスタ４０の他方電流電極はイ
ンバータ４２の入力端子に接続され、パストランジスタ
４１の他方電流電極はインバータ４２の出力端子に接続
されている。また、インバータ４３の出力端子はインバ
ータ４２の入力端子に接続され、インバータ４３の入力
端子はインバータ４２の出力端子に接続されている。
【００１８】次に、図１に示した同期型ＲＡＭの動作を
図３を用いて説明する。図３は、この発明の実施の形態
１による同期型ＲＡＭの読み出し動作を示すタイミング
チャートである。図３（ａ）はクロックＴを、図３
（ｂ）はアドレス信号Ａｉを、図３（ｃ）は出力データ
ＤＯをそれぞれ示している。
図３を用いて説明する。図３は、この発明の実施の形態
１による同期型ＲＡＭの読み出し動作を示すタイミング
チャートである。図３（ａ）はクロックＴを、図３
（ｂ）はアドレス信号Ａｉを、図３（ｃ）は出力データ
ＤＯをそれぞれ示している。
【００１９】アドレス信号Ａｉは、クロックＴに同期し
て供給されるが、クロックＴが１から０に立ち下がる前
にメインワード線３２0〜３２mが活性化されるのに十分
なセットアップの時間を持つように設定されている。図
３において、矢印４５で示した期間がアドレス信号Ａｉ
のセットアップ時間である。この時、メインワード線３
２0〜３２mはアドレスデコーダ３４によって選択的に活
性化される。プリチャージ回路７は、クロックＴが１の
期間にビット線４，５をハイレベルにチャージアップ
し、信号ＢＩＴ，ＢＩＴＣを１にする。
て供給されるが、クロックＴが１から０に立ち下がる前
にメインワード線３２0〜３２mが活性化されるのに十分
なセットアップの時間を持つように設定されている。図
３において、矢印４５で示した期間がアドレス信号Ａｉ
のセットアップ時間である。この時、メインワード線３
２0〜３２mはアドレスデコーダ３４によって選択的に活
性化される。プリチャージ回路７は、クロックＴが１の
期間にビット線４，５をハイレベルにチャージアップ
し、信号ＢＩＴ，ＢＩＴＣを１にする。
【００２０】クロックＴが０に立ち下がると、ドライバ
３１00〜３１mnのうち、活性化されているメインワード
線３２に接続されているドライバは、その出力によって
サブワード線を活性化する。例えば、メインワード線３
２0が活性化されているとすると、このメインワード線
３２0に接続されているドライバ３１00〜３１0nによっ
て、サブワード線３０00〜３０0nが活性化される。この
ようにメインワード線３２0〜３２mがドライバ３１00〜
３１mnにクロックＴが立ち下がる前に既に活性化される
ことにより、クロックＴが立ち下がってからサブワード
線３０00〜３０mnのいずれかが活性化されるまでの遅延
時間は、クロックＴの変化に対するドライバ３１00〜３
０mnの応答時間に等しい。クロックＴの反転入力とメイ
ンワード線３２0〜３２mのうちの対応するメインワード
線の信号との論理積をとるＡＮＤゲートで構成されたド
ライバ３１00〜３１mnの動作が従来のアドレスデコーダ
６に比べて高速であるため、アドレスデコーダ６の動作
時間を要した従来の同期型ＲＡＭに比べてアクセスタイ
ムを短縮することができる。そのメインワード線３２0
〜３２mに対応する行のメモリセル１のデータがビット
線４，５に出力される。そして、その行のメモリセル１
の中で、カラムセレクタ８が選択したビット線４，５に
接続されているメモリセル１のデータＤＯｉが読み出さ
れる。なお、カラムセレクタ８へは、読み出しのタイミ
ングを与えるためクロックＴが伝達されている。クロッ
クＴが立ち下がってからデータＤＯｉが読み出されるま
での時間であるアクセスタイムを図３において矢印４６
で示した。アクセスタイムには、ドライバ３１00〜３１
mnがサブワード線３０00〜３０mnを活性化する時間と、
カラムセレクタ８がビット線４，５を選択する時間と、
センスアンプ９の動作時間とが含まれる。また、セット
アップタイムを矢印４５で示した。なお、矢印４５で示
したセットアップタイムは、アドレスデコーダ３４を経
る分従来より少し長くなるが、この時間は、プリチャー
ジなどに必要な時間内で収めることができ、クロックＴ
の周波数などを低くする必要はない。
３１00〜３１mnのうち、活性化されているメインワード
線３２に接続されているドライバは、その出力によって
サブワード線を活性化する。例えば、メインワード線３
２0が活性化されているとすると、このメインワード線
３２0に接続されているドライバ３１00〜３１0nによっ
て、サブワード線３０00〜３０0nが活性化される。この
ようにメインワード線３２0〜３２mがドライバ３１00〜
３１mnにクロックＴが立ち下がる前に既に活性化される
ことにより、クロックＴが立ち下がってからサブワード
線３０00〜３０mnのいずれかが活性化されるまでの遅延
時間は、クロックＴの変化に対するドライバ３１00〜３
０mnの応答時間に等しい。クロックＴの反転入力とメイ
ンワード線３２0〜３２mのうちの対応するメインワード
線の信号との論理積をとるＡＮＤゲートで構成されたド
ライバ３１00〜３１mnの動作が従来のアドレスデコーダ
６に比べて高速であるため、アドレスデコーダ６の動作
時間を要した従来の同期型ＲＡＭに比べてアクセスタイ
ムを短縮することができる。そのメインワード線３２0
〜３２mに対応する行のメモリセル１のデータがビット
線４，５に出力される。そして、その行のメモリセル１
の中で、カラムセレクタ８が選択したビット線４，５に
接続されているメモリセル１のデータＤＯｉが読み出さ
れる。なお、カラムセレクタ８へは、読み出しのタイミ
ングを与えるためクロックＴが伝達されている。クロッ
クＴが立ち下がってからデータＤＯｉが読み出されるま
での時間であるアクセスタイムを図３において矢印４６
で示した。アクセスタイムには、ドライバ３１00〜３１
mnがサブワード線３０00〜３０mnを活性化する時間と、
カラムセレクタ８がビット線４，５を選択する時間と、
センスアンプ９の動作時間とが含まれる。また、セット
アップタイムを矢印４５で示した。なお、矢印４５で示
したセットアップタイムは、アドレスデコーダ３４を経
る分従来より少し長くなるが、この時間は、プリチャー
ジなどに必要な時間内で収めることができ、クロックＴ
の周波数などを低くする必要はない。
【００２１】実施の形態２．次に、この発明の実施の形
態２による同期型記憶装置について図４〜図７を用いて
説明する。実施の形態１による同期型記憶装置は、アド
レスデコーダ３４とプリチャージ回路７とカラムセレク
タ８がデータの書き込みおよび読み出しの場合に兼用さ
れた。実施の形態２による同期型記憶装置は、複数のポ
ートを有するメモリセルで構成される同期型記憶装置で
あって、例えば、一つの書き込み専用ポートと複数の読
み出し専用ポートを有する同期型マルチポートＲＡＭの
ようなものである。
態２による同期型記憶装置について図４〜図７を用いて
説明する。実施の形態１による同期型記憶装置は、アド
レスデコーダ３４とプリチャージ回路７とカラムセレク
タ８がデータの書き込みおよび読み出しの場合に兼用さ
れた。実施の形態２による同期型記憶装置は、複数のポ
ートを有するメモリセルで構成される同期型記憶装置で
あって、例えば、一つの書き込み専用ポートと複数の読
み出し専用ポートを有する同期型マルチポートＲＡＭの
ようなものである。
【００２２】図４はこの発明の実施の形態２による同期
型ＲＡＭの構成を示すブロック図である。図４におい
て、１ａは１ビットのデータを記憶するように構成され
一つの書き込みポートと一つの読み出しポートを持つマ
ルチポートのメモリセル、２ａは複数のメモリセル１ａ
が配置されたメモリプレーン、５１00〜５１m0はメモリ
セル１ａの読み出し専用のパストランジスタに接続さて
いるサブワード線、５２00〜５２m0はそれぞれ対応する
行のサブワード線５１00〜５１m0を活性化するための読
み出しポート専用ドライバ、５３0〜５３mは読み出しポ
ート専用ドライバ５２00〜５２m0等に接続され読み出し
ポート専用ドライバ５２00〜５２m0等の選択を行うため
の読み出しポート専用メインワード線、５４0〜５４mは
メモリセル１ａの書き込みポート専用のパストランジス
タに接続されている書き込みポート専用ワード線、３４
ａはアドレス信号Ａ１ｉをデコードして読み出しポート
専用メインワード線５３0〜５３mの選択を行う読み出し
ポート専用アドレスデコーダ、３４ｂはアドレス信号Ａ
０ｉをデコードしてワード線５４0〜５４mの選択を行う
書き込みポート専用アドレスデコーダ、７ａはビット線
５ａのプリチャージを行う読み出しビット線用プリチャ
ージ回路、７ｂはビット線４，５ｂのプリチャージを行
う書き込みビット線用プリチャージ回路、８ａはメモリ
プレーン２ａを構成するメモリセル１ａの列の中から読
み出しを行う列を選択する読み出しポート専用カラムセ
レクタ、８ｂはメモリプレーン２ａを構成するメモリセ
ル１ａの列の中の書き込みを行う列を選択する書き込み
ポート専用カラムセレクタ、９は読み出しポート専用ア
ドレスデコーダ３４ａおよび読み出しポート専用カラム
セレクタ８ａによって選択されたメモリセル１ａからデ
ータを読み出すセンスアンプ、１０はアドレスデコーダ
６およびカラムセレクタ８で選択されたメモリセル１に
データを書き込むためのライトドライバ、３３ａはプリ
チャージ回路７ａとセンスアンプ９とドライバ５２00〜
５２m0等にクロックＴ1を供給する信号線、３３ｂはプ
リチャージ回路７ｂとライトドライバ１０にクロックＴ
0を供給する信号線、１１ａはアドレス信号Ａ１ｉを読
み出しポート専用アドレスデコーダ３４ａに伝達するた
めのアドレスバス、１１ｂはアドレス信号Ａ０ｉを書き
込みポート専用アドレスデコーダ３４ｂに伝達するアド
レスバス、１３はセンスアンプ９で読み出されたデータ
ＤＯｉを出力するためのデータバス、１５はライトドラ
イバ１０で書き込むデータＤＩｉを伝達するデータバス
である。なお、図４では図示省略しているが、ドライバ
５２00〜５２mnやそれに対応するサブワード線５１00〜
５１mnがマトリクス状に配置されている。一つのメイン
ワード線には、ｎ本のサブワード線が対応して設けられ
ており、例えば、メインワード線５３mにはサブワード
線５１m0〜５１mnが対応する。以上のように構成された
同期型マルチポートＲＡＭの動作について、書き込み動
作を行うための構成は従来と変わっておらず、書き込み
動作に関しては、従来と同様である。
型ＲＡＭの構成を示すブロック図である。図４におい
て、１ａは１ビットのデータを記憶するように構成され
一つの書き込みポートと一つの読み出しポートを持つマ
ルチポートのメモリセル、２ａは複数のメモリセル１ａ
が配置されたメモリプレーン、５１00〜５１m0はメモリ
セル１ａの読み出し専用のパストランジスタに接続さて
いるサブワード線、５２00〜５２m0はそれぞれ対応する
行のサブワード線５１00〜５１m0を活性化するための読
み出しポート専用ドライバ、５３0〜５３mは読み出しポ
ート専用ドライバ５２00〜５２m0等に接続され読み出し
ポート専用ドライバ５２00〜５２m0等の選択を行うため
の読み出しポート専用メインワード線、５４0〜５４mは
メモリセル１ａの書き込みポート専用のパストランジス
タに接続されている書き込みポート専用ワード線、３４
ａはアドレス信号Ａ１ｉをデコードして読み出しポート
専用メインワード線５３0〜５３mの選択を行う読み出し
ポート専用アドレスデコーダ、３４ｂはアドレス信号Ａ
０ｉをデコードしてワード線５４0〜５４mの選択を行う
書き込みポート専用アドレスデコーダ、７ａはビット線
５ａのプリチャージを行う読み出しビット線用プリチャ
ージ回路、７ｂはビット線４，５ｂのプリチャージを行
う書き込みビット線用プリチャージ回路、８ａはメモリ
プレーン２ａを構成するメモリセル１ａの列の中から読
み出しを行う列を選択する読み出しポート専用カラムセ
レクタ、８ｂはメモリプレーン２ａを構成するメモリセ
ル１ａの列の中の書き込みを行う列を選択する書き込み
ポート専用カラムセレクタ、９は読み出しポート専用ア
ドレスデコーダ３４ａおよび読み出しポート専用カラム
セレクタ８ａによって選択されたメモリセル１ａからデ
ータを読み出すセンスアンプ、１０はアドレスデコーダ
６およびカラムセレクタ８で選択されたメモリセル１に
データを書き込むためのライトドライバ、３３ａはプリ
チャージ回路７ａとセンスアンプ９とドライバ５２00〜
５２m0等にクロックＴ1を供給する信号線、３３ｂはプ
リチャージ回路７ｂとライトドライバ１０にクロックＴ
0を供給する信号線、１１ａはアドレス信号Ａ１ｉを読
み出しポート専用アドレスデコーダ３４ａに伝達するた
めのアドレスバス、１１ｂはアドレス信号Ａ０ｉを書き
込みポート専用アドレスデコーダ３４ｂに伝達するアド
レスバス、１３はセンスアンプ９で読み出されたデータ
ＤＯｉを出力するためのデータバス、１５はライトドラ
イバ１０で書き込むデータＤＩｉを伝達するデータバス
である。なお、図４では図示省略しているが、ドライバ
５２00〜５２mnやそれに対応するサブワード線５１00〜
５１mnがマトリクス状に配置されている。一つのメイン
ワード線には、ｎ本のサブワード線が対応して設けられ
ており、例えば、メインワード線５３mにはサブワード
線５１m0〜５１mnが対応する。以上のように構成された
同期型マルチポートＲＡＭの動作について、書き込み動
作を行うための構成は従来と変わっておらず、書き込み
動作に関しては、従来と同様である。
【００２３】読み出し専用ポートのクロックＴ1が１の
期間に、読み出しビット線用プリチャージ回路７ａによ
って、読み出し専用ビット線５ａの信号ＲＢＩＴが１に
なるよう読み出し専用ビット線５ａがチャージアップさ
れる。クロックＴ1が立ち下がる前に、読み出しポート
専用アドレスデコーダ３４ａによって既に読み出しポー
ト専用メインワード線５３0〜５３mのうちの一つが選択
されている。ドライバ５２00〜５２mnのうちの選択され
た一つの読み出しポート専用メインワード線に接続され
ているドライバは、クロックＴ1が立ち下がると、その
出力によりサブワード線５１を活性化する。メモリセル
１ａのデータは、読み出し専用ビット線５ａ、読み出し
ポート専用カラムセレクタ８ａ、およびセンスアンプ９
を介して読み出し専用ポートの出力に読み出される。こ
のように、読み出し動作において、実施の形態１と同様
に、読み出しアクセスタイムは、クロックＴ1が立ち下
がる変化がドライバ５２00〜５２mnの入力端子に伝えら
れることによって起こるデータの読み出しであるから、
サブワード線５１00〜５１mnを駆動するドライバ５２00
〜５２mnからメモリセル１ａと読み出し専用ビット線５
ａと読み出しポート専用カラムセレクタ８ａとセンスア
ンプ９を経る出力までの経路で付加される遅延時間とな
り、メモリセル１ａのデータを高速に読み出すことがで
きる。
期間に、読み出しビット線用プリチャージ回路７ａによ
って、読み出し専用ビット線５ａの信号ＲＢＩＴが１に
なるよう読み出し専用ビット線５ａがチャージアップさ
れる。クロックＴ1が立ち下がる前に、読み出しポート
専用アドレスデコーダ３４ａによって既に読み出しポー
ト専用メインワード線５３0〜５３mのうちの一つが選択
されている。ドライバ５２00〜５２mnのうちの選択され
た一つの読み出しポート専用メインワード線に接続され
ているドライバは、クロックＴ1が立ち下がると、その
出力によりサブワード線５１を活性化する。メモリセル
１ａのデータは、読み出し専用ビット線５ａ、読み出し
ポート専用カラムセレクタ８ａ、およびセンスアンプ９
を介して読み出し専用ポートの出力に読み出される。こ
のように、読み出し動作において、実施の形態１と同様
に、読み出しアクセスタイムは、クロックＴ1が立ち下
がる変化がドライバ５２00〜５２mnの入力端子に伝えら
れることによって起こるデータの読み出しであるから、
サブワード線５１00〜５１mnを駆動するドライバ５２00
〜５２mnからメモリセル１ａと読み出し専用ビット線５
ａと読み出しポート専用カラムセレクタ８ａとセンスア
ンプ９を経る出力までの経路で付加される遅延時間とな
り、メモリセル１ａのデータを高速に読み出すことがで
きる。
【００２４】図５〜図７は、それぞれ異なる種類のメモ
リセルの構成を示す回路図である。図５〜図７に示され
たメモリセルは、いずれもマルチポートを有する。な
お、図５〜図７に示した符号５１は前述のサブワード線
５１00〜５１mnのいずれかに対応する。図５は実施の形
態２の図４で用いられたメモリセルの構成を示す回路図
である。図５において、６０は書き込み専用ビット線４
に接続された一方電流電極と書き込みポート専用ワード
線５４に接続されたゲートと他方電流電極とを有するパ
ストランジスタ、６１は書き込み専用ビット線５ｂに接
続された一方電流電極と書き込みポート専用ワード線５
４に接続されたゲートと他方電流電極とを有するパスト
ランジスタ、６２はパストランジスタ６０の他方電流電
極に接続された入力端子とパストランジスタ６１の他方
電流電極に接続された出力端子を持つインバータ、６３
はインバータ６２の出力端子に接続された入力端子とイ
ンバータ６２の入力端子に接続された出力端子を持つイ
ンバータ、６４は接地されたソースとインバータ６２の
出力端子に接続されたゲートとドレインとを持つＮＭＯ
Ｓトランジスタ、６５はＮＭＯＳトランジスタ６４のド
レインに接続されたソースと読み出しポート専用サブワ
ード線５１に接続されたゲートと読み出し専用ビット線
５ａに接続されたドレインとを持つＮＭＯＳトランジス
タである。
リセルの構成を示す回路図である。図５〜図７に示され
たメモリセルは、いずれもマルチポートを有する。な
お、図５〜図７に示した符号５１は前述のサブワード線
５１00〜５１mnのいずれかに対応する。図５は実施の形
態２の図４で用いられたメモリセルの構成を示す回路図
である。図５において、６０は書き込み専用ビット線４
に接続された一方電流電極と書き込みポート専用ワード
線５４に接続されたゲートと他方電流電極とを有するパ
ストランジスタ、６１は書き込み専用ビット線５ｂに接
続された一方電流電極と書き込みポート専用ワード線５
４に接続されたゲートと他方電流電極とを有するパスト
ランジスタ、６２はパストランジスタ６０の他方電流電
極に接続された入力端子とパストランジスタ６１の他方
電流電極に接続された出力端子を持つインバータ、６３
はインバータ６２の出力端子に接続された入力端子とイ
ンバータ６２の入力端子に接続された出力端子を持つイ
ンバータ、６４は接地されたソースとインバータ６２の
出力端子に接続されたゲートとドレインとを持つＮＭＯ
Ｓトランジスタ、６５はＮＭＯＳトランジスタ６４のド
レインに接続されたソースと読み出しポート専用サブワ
ード線５１に接続されたゲートと読み出し専用ビット線
５ａに接続されたドレインとを持つＮＭＯＳトランジス
タである。
【００２５】読み出し動作は、読み出しポート専用サブ
ワード線５１がドライバ５２によって活性化されること
により、パストランジスタ６５がオンして行われる。こ
のメモリセルに記憶されるデータは、インバータ６２，
６３によって保持されている。このインバータ６２の出
力端子にＮＭＯＳトランジスタ６４のゲートが接続され
ているので、インバータ６２の出力が１（ハイレベル）
であれば、トランジスタ６４がオンして、読み出し専用
ビット線５ａはローレベルになり、インバータ６２の出
力が０（ローレベル）であれば、読み出し専用ビット線
５ａがプリチャージされていることからハイレベルにな
り、１ビットのデータが読み出される。
ワード線５１がドライバ５２によって活性化されること
により、パストランジスタ６５がオンして行われる。こ
のメモリセルに記憶されるデータは、インバータ６２，
６３によって保持されている。このインバータ６２の出
力端子にＮＭＯＳトランジスタ６４のゲートが接続され
ているので、インバータ６２の出力が１（ハイレベル）
であれば、トランジスタ６４がオンして、読み出し専用
ビット線５ａはローレベルになり、インバータ６２の出
力が０（ローレベル）であれば、読み出し専用ビット線
５ａがプリチャージされていることからハイレベルにな
り、１ビットのデータが読み出される。
【００２６】図６は実施の形態２で使用可能な他のメモ
リセルの構成を示す回路図である。図６において、７０
は書き込み専用ビット線４に接続された一方電流電極と
書き込みポート専用ワード線５４に接続されたゲートと
他方電流電極とを有するパストランジスタ、７１は読み
出し専用ビット線５ａに接続された一方電流電極と読み
出しポート専用サブワード線５１に接続されたゲートと
他方電流電極とを有するパストランジスタ、７２はパス
トランジスタ７０の他方電流電極に接続された入力端子
と他方電流電極に接続された出力端子を持つインバー
タ、７３はインバータ７２の出力端子に接続された入力
端子とインバータ７２の入力端子に接続された出力端子
を持つインバータ、７４はパストランジスタ７１の他方
電流電極に接続された出力端子とインバータ７２の出力
端子に接続された入力端子を持つインバータである。
リセルの構成を示す回路図である。図６において、７０
は書き込み専用ビット線４に接続された一方電流電極と
書き込みポート専用ワード線５４に接続されたゲートと
他方電流電極とを有するパストランジスタ、７１は読み
出し専用ビット線５ａに接続された一方電流電極と読み
出しポート専用サブワード線５１に接続されたゲートと
他方電流電極とを有するパストランジスタ、７２はパス
トランジスタ７０の他方電流電極に接続された入力端子
と他方電流電極に接続された出力端子を持つインバー
タ、７３はインバータ７２の出力端子に接続された入力
端子とインバータ７２の入力端子に接続された出力端子
を持つインバータ、７４はパストランジスタ７１の他方
電流電極に接続された出力端子とインバータ７２の出力
端子に接続された入力端子を持つインバータである。
【００２７】このメモリセルからの読み出し動作は、読
み出しポート専用サブワード線５１がドライバ５２によ
って活性化されることにより、パストランジスタ７１が
オンして行われる。このメモリセルに記憶されるデータ
は、インバータ７２，７３によって保持されている。こ
のインバータ７２の出力端子にインバータ７４の出力端
子が接続されているので、インバータ７２の出力が１
（ハイレベル）であれば、インバータ７４は０（ローレ
ベル）を読み出し専用ビット線５ａに出力し、インバー
タ７２の出力が０（ローレベル）であれば、インバータ
７４は読み出し専用ビット線５ａに１（ハイレベル）を
出力することになり、１ビットのデータが読み出され
る。
み出しポート専用サブワード線５１がドライバ５２によ
って活性化されることにより、パストランジスタ７１が
オンして行われる。このメモリセルに記憶されるデータ
は、インバータ７２，７３によって保持されている。こ
のインバータ７２の出力端子にインバータ７４の出力端
子が接続されているので、インバータ７２の出力が１
（ハイレベル）であれば、インバータ７４は０（ローレ
ベル）を読み出し専用ビット線５ａに出力し、インバー
タ７２の出力が０（ローレベル）であれば、インバータ
７４は読み出し専用ビット線５ａに１（ハイレベル）を
出力することになり、１ビットのデータが読み出され
る。
【００２８】図７は実施の形態２で使用可能な他のメモ
リセルの構成を示す回路図である。図７において、８０
は接地された一方電極と他方電極とを持ちデータを保持
するキャパシタ、８１は書き込み専用ビット線４に接続
された一方電流電極とキャパシタ８０の他方電極に接続
された他方電流電極と書き込みポート専用ワード線５４
に接続されたゲートを持つパストランジスタ、８２は接
地されたソースとキャパシタ８０の他方電極に接続され
たゲートとドレインを持つＮＭＯＳトランジスタ、８３
はトランジスタ８２のドレインに接続された一方電流電
極と読み出しポート専用ワード線５１に接続されたゲー
トと読み出し専用ビット線５ａに接続された他方電流電
極を持つパストランジスタである。
リセルの構成を示す回路図である。図７において、８０
は接地された一方電極と他方電極とを持ちデータを保持
するキャパシタ、８１は書き込み専用ビット線４に接続
された一方電流電極とキャパシタ８０の他方電極に接続
された他方電流電極と書き込みポート専用ワード線５４
に接続されたゲートを持つパストランジスタ、８２は接
地されたソースとキャパシタ８０の他方電極に接続され
たゲートとドレインを持つＮＭＯＳトランジスタ、８３
はトランジスタ８２のドレインに接続された一方電流電
極と読み出しポート専用ワード線５１に接続されたゲー
トと読み出し専用ビット線５ａに接続された他方電流電
極を持つパストランジスタである。
【００２９】このメモリセルからの読み出し動作は、読
み出しポート専用サブワード線５１がドライバ５２によ
って活性化されることにより、パストランジスタ８３が
オンして行われる。このメモリセルに記憶されるデータ
は、キャパシタ８０によって保持されている。このキャ
パシタ８０の他方電極にトランジスタ８２のゲートが接
続されているので、キャパシタ８０の他方電極が１（ハ
イレベル）であれば、トランジスタ８２がオンして、読
み出し専用ビット線５ａに０（ローレベル）が出力さ
れ、キャパシタ８０の他方電極が０（ローレベル）であ
れば、トランジスタ８２はオフしてプリチャージされて
いる読み出し専用ビット線５ａに１（ハイレベル）が出
力されることになり、１ビットのデータが読み出され
る。
み出しポート専用サブワード線５１がドライバ５２によ
って活性化されることにより、パストランジスタ８３が
オンして行われる。このメモリセルに記憶されるデータ
は、キャパシタ８０によって保持されている。このキャ
パシタ８０の他方電極にトランジスタ８２のゲートが接
続されているので、キャパシタ８０の他方電極が１（ハ
イレベル）であれば、トランジスタ８２がオンして、読
み出し専用ビット線５ａに０（ローレベル）が出力さ
れ、キャパシタ８０の他方電極が０（ローレベル）であ
れば、トランジスタ８２はオフしてプリチャージされて
いる読み出し専用ビット線５ａに１（ハイレベル）が出
力されることになり、１ビットのデータが読み出され
る。
【００３０】実施の形態３．次に、この発明の実施の形
態３による同期型記憶装置について図８を用いて説明す
る。実施の形態１による同期型記憶装置では、１種類の
クロックによって全てのドライバが制御されてメモリセ
ルからの読み出しが行われていたが、実施の形態３によ
る同期型記憶装置では、クロックによる制御をサブワー
ド線が駆動するセルメモリセル列の単位で行うことで、
異なったクロックを用いてデータを高速に読み出すよう
構成されている。
態３による同期型記憶装置について図８を用いて説明す
る。実施の形態１による同期型記憶装置では、１種類の
クロックによって全てのドライバが制御されてメモリセ
ルからの読み出しが行われていたが、実施の形態３によ
る同期型記憶装置では、クロックによる制御をサブワー
ド線が駆動するセルメモリセル列の単位で行うことで、
異なったクロックを用いてデータを高速に読み出すよう
構成されている。
【００３１】図８はこの発明の実施の形態３による同期
型ＲＡＭの構成を示すブロック図である。図８におい
て、１は１ビットのデータを記憶するメモリセル、２は
複数のメモリセル１が配置されたメモリプレーン、３０
00〜３０0n等はメモリセル１の選択用のパストランジス
タに接続さているサブワード線、３１00〜３１0n等はそ
れぞれサブワード線３０00〜３０0n等を活性化するため
のドライバ、３0〜３mは対応する行のドライバ３１00〜
３１0n等に接続されドライバ３１00〜３１0n等の選択を
行うためのメインワード線、３４はアドレス信号Ａｉを
デコードしてワード線３0〜３mの選択を行うアドレスデ
コーダ、７はビット線４，５のプリチャージを行うプリ
チャージ回路、８はメモリプレーン２の中の書き込みま
たは読み出しを行うメモリセル１の列を選択するカラム
セレクタ、９0〜９nはアドレスデコーダ３４およびカラ
ムセレクタ８で選択されたメモリセル１であってドライ
バ３１00〜３１0n等の中の対応するものによって選択さ
れたメモリセル１からデータを読み出すセンスアンプ、
１０0〜１０nはアドレスデコーダ３４およびカラムセレ
クタ８で選択されたメモリセル１であってドライバ３１
00〜３１0n等の中の対応するものによって選択されたメ
モリセル１にデータを書き込むためのライトドライバ、
３３0〜３３nはプリチャージ回路７とセンスアンプ９0
〜９nとライトドライバ１０0〜１０nとドライバ３１0〜
３１nにそれぞれクロックＴ0〜Ｔnを供給する信号線、
１１はアドレス信号Ａｉを伝達するためのアドレスバ
ス、１３0〜１３nはそれぞれセンスアンプ９0〜９nで読
み出されたデータＤＯ〈０〉〜ＤＯ〈ｎ〉を出力するた
めの信号線、１４はライトイネーブル信号ＷＥＣを伝達
する信号線、１５0〜１５nはそれぞれライトドライバ１
０0〜１０nで書き込むデータＤＩ〈０〉〜ＤＩ〈ｎ〉を
伝達するデータバス、１６はアドレスデコーダ３４から
カラムセレクタ８に動作タイミングを指示する信号を伝
達する信号線である。なお、図８では図示省略している
が、ドライバ３１00〜３１mnやそれに対応するサブワー
ド線３０00〜３０mnがマトリクス状に配置されている。
一つのメインワード線には、ｎ本のサブワード線が対応
して設けられており、例えば、メインワード線３mには
サブワード線３０m0〜３０mnが対応する。サブワード線
３０11〜３０mn-1やドライバ３１11〜３１mn-1など添字
が１〜ｎ−１で示される部分等を図示省略している。
型ＲＡＭの構成を示すブロック図である。図８におい
て、１は１ビットのデータを記憶するメモリセル、２は
複数のメモリセル１が配置されたメモリプレーン、３０
00〜３０0n等はメモリセル１の選択用のパストランジス
タに接続さているサブワード線、３１00〜３１0n等はそ
れぞれサブワード線３０00〜３０0n等を活性化するため
のドライバ、３0〜３mは対応する行のドライバ３１00〜
３１0n等に接続されドライバ３１00〜３１0n等の選択を
行うためのメインワード線、３４はアドレス信号Ａｉを
デコードしてワード線３0〜３mの選択を行うアドレスデ
コーダ、７はビット線４，５のプリチャージを行うプリ
チャージ回路、８はメモリプレーン２の中の書き込みま
たは読み出しを行うメモリセル１の列を選択するカラム
セレクタ、９0〜９nはアドレスデコーダ３４およびカラ
ムセレクタ８で選択されたメモリセル１であってドライ
バ３１00〜３１0n等の中の対応するものによって選択さ
れたメモリセル１からデータを読み出すセンスアンプ、
１０0〜１０nはアドレスデコーダ３４およびカラムセレ
クタ８で選択されたメモリセル１であってドライバ３１
00〜３１0n等の中の対応するものによって選択されたメ
モリセル１にデータを書き込むためのライトドライバ、
３３0〜３３nはプリチャージ回路７とセンスアンプ９0
〜９nとライトドライバ１０0〜１０nとドライバ３１0〜
３１nにそれぞれクロックＴ0〜Ｔnを供給する信号線、
１１はアドレス信号Ａｉを伝達するためのアドレスバ
ス、１３0〜１３nはそれぞれセンスアンプ９0〜９nで読
み出されたデータＤＯ〈０〉〜ＤＯ〈ｎ〉を出力するた
めの信号線、１４はライトイネーブル信号ＷＥＣを伝達
する信号線、１５0〜１５nはそれぞれライトドライバ１
０0〜１０nで書き込むデータＤＩ〈０〉〜ＤＩ〈ｎ〉を
伝達するデータバス、１６はアドレスデコーダ３４から
カラムセレクタ８に動作タイミングを指示する信号を伝
達する信号線である。なお、図８では図示省略している
が、ドライバ３１00〜３１mnやそれに対応するサブワー
ド線３０00〜３０mnがマトリクス状に配置されている。
一つのメインワード線には、ｎ本のサブワード線が対応
して設けられており、例えば、メインワード線３mには
サブワード線３０m0〜３０mnが対応する。サブワード線
３０11〜３０mn-1やドライバ３１11〜３１mn-1など添字
が１〜ｎ−１で示される部分等を図示省略している。
【００３２】アドレス信号Ａｉは、クロックＴ0〜Ｔnに
同期して供給されるが、クロックＴ0〜Ｔnのいずれに対
してもそれらが１から０に立ち下がる前にメインワード
線３が活性化されるのに十分なセットアップの時間を持
つように設定されている。メインワード線３0〜３mのう
ちのいずれかが活性化される。クロックＴ0〜Ｔn立ち下
がると、ドライバ３１00〜３１mnのうちその活性化され
たメインワード線に接続されているドライバが１を出力
する。例えば、メインワード線３0が活性化されている
と、クロックＴ0が立ち下がることで、ドライバ３１00
〜３１0nがサブワード線３０00〜３０0nを活性化する。
図８に示したクロックＴ0〜Ｔnは、少しずつ位相を違え
ている。例えばクロックＴ0が立ち下がってから位相の
ズレ、例えばＴθだけ遅れて、クロックＴnが立ち下が
る。そのため例えば、ドライバ３１0nは、活性化されて
いる同じワード線３0に接続されているドライバ３１00
から時間Ｔθ遅れて１を出力する。カラムセレクタ８
は、サブワード線３０00〜３０m0に接続されている複数
のメモリセル１の一列、図には示されていないがサブワ
ード線３０01〜３０mn-1に接続されている複数のメモリ
セルのうちそれぞれのサブワード線３０01〜３０m1，３
０02〜３０m2，…３０0n-1〜３０mn-1毎に一列ずつ、サ
ブワード線３０0n〜３０mnに接続されている複数のメモ
リセル１の一列を選択するよう構成されている。
同期して供給されるが、クロックＴ0〜Ｔnのいずれに対
してもそれらが１から０に立ち下がる前にメインワード
線３が活性化されるのに十分なセットアップの時間を持
つように設定されている。メインワード線３0〜３mのう
ちのいずれかが活性化される。クロックＴ0〜Ｔn立ち下
がると、ドライバ３１00〜３１mnのうちその活性化され
たメインワード線に接続されているドライバが１を出力
する。例えば、メインワード線３0が活性化されている
と、クロックＴ0が立ち下がることで、ドライバ３１00
〜３１0nがサブワード線３０00〜３０0nを活性化する。
図８に示したクロックＴ0〜Ｔnは、少しずつ位相を違え
ている。例えばクロックＴ0が立ち下がってから位相の
ズレ、例えばＴθだけ遅れて、クロックＴnが立ち下が
る。そのため例えば、ドライバ３１0nは、活性化されて
いる同じワード線３0に接続されているドライバ３１00
から時間Ｔθ遅れて１を出力する。カラムセレクタ８
は、サブワード線３０00〜３０m0に接続されている複数
のメモリセル１の一列、図には示されていないがサブワ
ード線３０01〜３０mn-1に接続されている複数のメモリ
セルのうちそれぞれのサブワード線３０01〜３０m1，３
０02〜３０m2，…３０0n-1〜３０mn-1毎に一列ずつ、サ
ブワード線３０0n〜３０mnに接続されている複数のメモ
リセル１の一列を選択するよう構成されている。
【００３３】選択されたメモリセル１に記憶されている
データは、それぞれ対応するセンスアンプ９0〜９nで検
出され、データＤＯ〈０〉〜ＤＯ〈ｎ〉として出力され
る。この時、センスアンプ９0〜９nから出力されるタイ
ミングは、クロックＴ0〜Ｔnの位相差に相当する時間だ
けずれており、例えば、データＤＯ〈０〉に対し、デー
タＤＯ〈ｎ〉は時間Ｔθだけ遅れて出力される。
データは、それぞれ対応するセンスアンプ９0〜９nで検
出され、データＤＯ〈０〉〜ＤＯ〈ｎ〉として出力され
る。この時、センスアンプ９0〜９nから出力されるタイ
ミングは、クロックＴ0〜Ｔnの位相差に相当する時間だ
けずれており、例えば、データＤＯ〈０〉に対し、デー
タＤＯ〈ｎ〉は時間Ｔθだけ遅れて出力される。
【００３４】例えば、サブワード線が駆動するメモリセ
ルの単位で１ビットを構成した場合、各ビットを異なっ
たクロックで読み出すことができる。この時間差を利用
してデータＤＯ〈０〉〜ＤＯ〈ｎ〉を出力し、例えばマ
ルチプレクサなどで出力を切り換えることで、クロック
の一周期内に全てのデータをシリアルに出力することも
可能になる。
ルの単位で１ビットを構成した場合、各ビットを異なっ
たクロックで読み出すことができる。この時間差を利用
してデータＤＯ〈０〉〜ＤＯ〈ｎ〉を出力し、例えばマ
ルチプレクサなどで出力を切り換えることで、クロック
の一周期内に全てのデータをシリアルに出力することも
可能になる。
【００３５】つまりデータＤＯ〈０〉〜ＤＯ〈ｎ〉にク
ロックの一周期より短い時間の差をつけて出力すると、
例えばクロックの一周期でＤＯ〈０〉〜ＤＯ〈ｎ〉をシ
リアルに出力でき、クロックＴ0〜Ｔnより周波数の高い
クロックでデータを高速に読み出したものと同様の効果
が得られる。また、クロックＴ0〜Ｔnの中の任意のクロ
ックを停止させて、データＤＯ〈０〉〜ＤＯ〈ｎ〉のう
ちの必要なデータのみを選択的に読み出すことができ
る。
ロックの一周期より短い時間の差をつけて出力すると、
例えばクロックの一周期でＤＯ〈０〉〜ＤＯ〈ｎ〉をシ
リアルに出力でき、クロックＴ0〜Ｔnより周波数の高い
クロックでデータを高速に読み出したものと同様の効果
が得られる。また、クロックＴ0〜Ｔnの中の任意のクロ
ックを停止させて、データＤＯ〈０〉〜ＤＯ〈ｎ〉のう
ちの必要なデータのみを選択的に読み出すことができ
る。
【００３６】実施の形態４．次に、この発明の実施の形
態４による同期型記憶装置について図９を用いて説明す
る。図９は実施の形態４による同期型ＲＡＭの構成を示
すブロック図である。図９において、１は１ビットのデ
ータを記憶するメモリセル、２は複数のメモリセル１が
配置されたメモリプレーン、３０00〜３０0n等はメモリ
セル１の選択用のパストランジスタに接続さているサブ
ワード線、９０00〜９０0n等はそれぞれサブワード線３
０00〜３０0nを活性化するためのドライバ、３0〜３mは
対応する行のドライバ９０00〜９０0n等に接続されドラ
イバ９０00〜９０0n等の選択を行うためのメインワード
線、３４はアドレス信号Ａｉをデコードしてワード線３
0〜３mの選択を行うアドレスデコーダ、７はビット線
４，５のプリチャージを行うプリチャージ回路、８はメ
モリプレーン２の中の書き込みまたは読み出しを行うメ
モリセル１の列を選択するカラムセレクタ、９0〜９nは
アドレスデコーダ３４およびカラムセレクタ８で選択さ
れたメモリセル１であってドライバ９０00〜９０0n等の
中の対応するものによって選択されたメモリセル１から
データを読み出すセンスアンプ、１０0〜１０nはアドレ
スデコーダ３４およびカラムセレクタ８で選択されたメ
モリセル１であってドライバ９０00〜９０0n等の中の対
応するものによって選択されたメモリセル１にデータを
書き込むためのライトドライバ、３３00〜３３0n等はプ
リチャージ回路７とセンスアンプ９0〜９nとライトドラ
イバ１０0〜１０nとドライバ９０00〜９０0n等にそれぞ
れクロックＴ0〜Ｔnを供給する信号線、１１はアドレス
信号Ａｉを伝達するためのアドレスバス、１３0〜１３n
はそれぞれセンスアンプ９0〜９nで読み出されたデータ
ＤＯ〈０〉〜ＤＯ〈ｎ〉を出力するための信号線、１４
はライトイネーブル信号ＷＥＣを伝達する信号線、１５
0〜１５nはそれぞれライトドライバ１０0〜１０nで書き
込むデータＤＩ〈０〉〜ＤＩ〈ｎ〉を伝達するデータバ
ス、１６はアドレスデコーダ３４からカラムセレクタ８
に動作タイミングを指示する信号を伝達する信号線、９
１0〜９１nは書き込みを制御するための制御信号ＢＷ0
〜ＢＷnをドライバ９０0〜９０nに伝達するための信号
線である。なお、図９では図示省略しているが、ドライ
バ９０00〜９０mnやそれに対応するサブワード線３０00
〜３０mnがマトリクス状に配置されている。一つのメイ
ンワード線には、ｎ本のサブワード線が対応して設けら
れており、例えば、メインワード線３mにはサブワード
線３０m0〜３０mnが対応する。サブワード線３０1〜３
０n-1やドライバ９０1〜９０n-1など添字が１〜ｎ−１
で示される部分を図示省略している。
態４による同期型記憶装置について図９を用いて説明す
る。図９は実施の形態４による同期型ＲＡＭの構成を示
すブロック図である。図９において、１は１ビットのデ
ータを記憶するメモリセル、２は複数のメモリセル１が
配置されたメモリプレーン、３０00〜３０0n等はメモリ
セル１の選択用のパストランジスタに接続さているサブ
ワード線、９０00〜９０0n等はそれぞれサブワード線３
０00〜３０0nを活性化するためのドライバ、３0〜３mは
対応する行のドライバ９０00〜９０0n等に接続されドラ
イバ９０00〜９０0n等の選択を行うためのメインワード
線、３４はアドレス信号Ａｉをデコードしてワード線３
0〜３mの選択を行うアドレスデコーダ、７はビット線
４，５のプリチャージを行うプリチャージ回路、８はメ
モリプレーン２の中の書き込みまたは読み出しを行うメ
モリセル１の列を選択するカラムセレクタ、９0〜９nは
アドレスデコーダ３４およびカラムセレクタ８で選択さ
れたメモリセル１であってドライバ９０00〜９０0n等の
中の対応するものによって選択されたメモリセル１から
データを読み出すセンスアンプ、１０0〜１０nはアドレ
スデコーダ３４およびカラムセレクタ８で選択されたメ
モリセル１であってドライバ９０00〜９０0n等の中の対
応するものによって選択されたメモリセル１にデータを
書き込むためのライトドライバ、３３00〜３３0n等はプ
リチャージ回路７とセンスアンプ９0〜９nとライトドラ
イバ１０0〜１０nとドライバ９０00〜９０0n等にそれぞ
れクロックＴ0〜Ｔnを供給する信号線、１１はアドレス
信号Ａｉを伝達するためのアドレスバス、１３0〜１３n
はそれぞれセンスアンプ９0〜９nで読み出されたデータ
ＤＯ〈０〉〜ＤＯ〈ｎ〉を出力するための信号線、１４
はライトイネーブル信号ＷＥＣを伝達する信号線、１５
0〜１５nはそれぞれライトドライバ１０0〜１０nで書き
込むデータＤＩ〈０〉〜ＤＩ〈ｎ〉を伝達するデータバ
ス、１６はアドレスデコーダ３４からカラムセレクタ８
に動作タイミングを指示する信号を伝達する信号線、９
１0〜９１nは書き込みを制御するための制御信号ＢＷ0
〜ＢＷnをドライバ９０0〜９０nに伝達するための信号
線である。なお、図９では図示省略しているが、ドライ
バ９０00〜９０mnやそれに対応するサブワード線３０00
〜３０mnがマトリクス状に配置されている。一つのメイ
ンワード線には、ｎ本のサブワード線が対応して設けら
れており、例えば、メインワード線３mにはサブワード
線３０m0〜３０mnが対応する。サブワード線３０1〜３
０n-1やドライバ９０1〜９０n-1など添字が１〜ｎ−１
で示される部分を図示省略している。
【００３７】図９に示した実施の形態４による同期型Ｒ
ＡＭの構成において、図８に示した実施の形態３の同期
型ＲＡＭと異なるのは、ドライバ９０00〜９０mnが制御
信号ＢＷ0〜ＢＷnによって制御されるよう構成されてい
る点である。図９の同期型ＲＡＭは、読み出し時には、
制御信号ＢＷ0〜ＢＷnを１にしておくことで、図８に示
した実施の形態３による同期型ＲＡＭと同様の動作を行
う。書き込み時に制御信号ＢＷ0〜ＢＷnでドライバ９０
00〜９０mnの制御を行い、制御信号ＢＷ0〜ＢＷnが１に
設定されたサブワード線３０00〜３０mnのみ活性化が可
能となる。従って、サブワード線３０00〜３０mnのうう
ち制御信号ＢＷ0〜ＢＷnで活性化が可能となったサブワ
ード線に接続するメモリセルへ、データを書き込むこと
ができる。例えば、サブワード線３０00〜３０mnがそれ
ぞれ駆動するメモリセルを単位としてｎ＋１ビットのデ
ータを構成した場合、そのデータの各ビット毎に書き込
み制御を行うことができ、従来のようにライトドライバ
１０0〜１０nの構成を変更することによる回路規模の増
大を抑制することができる。例えば、サブワード線３０
00〜３０m0の一列のメモリセルが最上位ビットに対応す
るとすると、このビットだけ書き換えたければ、制御信
号ＢＷ0を１に設定し、制御信号ＢＷ1〜ＢＷnを０に設
定すればよい。
ＡＭの構成において、図８に示した実施の形態３の同期
型ＲＡＭと異なるのは、ドライバ９０00〜９０mnが制御
信号ＢＷ0〜ＢＷnによって制御されるよう構成されてい
る点である。図９の同期型ＲＡＭは、読み出し時には、
制御信号ＢＷ0〜ＢＷnを１にしておくことで、図８に示
した実施の形態３による同期型ＲＡＭと同様の動作を行
う。書き込み時に制御信号ＢＷ0〜ＢＷnでドライバ９０
00〜９０mnの制御を行い、制御信号ＢＷ0〜ＢＷnが１に
設定されたサブワード線３０00〜３０mnのみ活性化が可
能となる。従って、サブワード線３０00〜３０mnのうう
ち制御信号ＢＷ0〜ＢＷnで活性化が可能となったサブワ
ード線に接続するメモリセルへ、データを書き込むこと
ができる。例えば、サブワード線３０00〜３０mnがそれ
ぞれ駆動するメモリセルを単位としてｎ＋１ビットのデ
ータを構成した場合、そのデータの各ビット毎に書き込
み制御を行うことができ、従来のようにライトドライバ
１０0〜１０nの構成を変更することによる回路規模の増
大を抑制することができる。例えば、サブワード線３０
00〜３０m0の一列のメモリセルが最上位ビットに対応す
るとすると、このビットだけ書き換えたければ、制御信
号ＢＷ0を１に設定し、制御信号ＢＷ1〜ＢＷnを０に設
定すればよい。
【００３８】
【発明の効果】以上のように請求項１記載の発明の同期
型記憶装置によれば、アドレスデコーダでメインワード
線を活性化して予めドライバを選択しておき、サブワー
ド線を駆動するドライバに直接クロックを与えて、サブ
ワード線を活性化するタイミングをクロックで制御する
よう構成されているので、クロックの所定変化からメモ
リセルのデータが読み出されるまでのアクセスタイムを
短縮することができるという効果がある。
型記憶装置によれば、アドレスデコーダでメインワード
線を活性化して予めドライバを選択しておき、サブワー
ド線を駆動するドライバに直接クロックを与えて、サブ
ワード線を活性化するタイミングをクロックで制御する
よう構成されているので、クロックの所定変化からメモ
リセルのデータが読み出されるまでのアクセスタイムを
短縮することができるという効果がある。
【００３９】請求項２記載の発明の同期型記憶装置によ
れば、第１のクロックで制御される第１のドライバと第
２のクロックで制御される第２のドライバに、ドライバ
を分けることにより、第１のサブワード線と第２のサブ
ワード線を活性化するタイミングを異ならせることがで
きるように構成されているので、クロックをサブワード
線の選択に用いることができるなど用途が広がり、また
は第１および第２のサブワード線からデータをシリアル
に読み出すなど読み出しを高速化できるという効果があ
る。
れば、第１のクロックで制御される第１のドライバと第
２のクロックで制御される第２のドライバに、ドライバ
を分けることにより、第１のサブワード線と第２のサブ
ワード線を活性化するタイミングを異ならせることがで
きるように構成されているので、クロックをサブワード
線の選択に用いることができるなど用途が広がり、また
は第１および第２のサブワード線からデータをシリアル
に読み出すなど読み出しを高速化できるという効果があ
る。
【００４０】請求項３記載の発明の同期型記憶装置によ
れば、第１の制御信号で第１のドライバを制御でき、第
２の制御信号で第２のドライバを制御できるよう構成さ
れているので、例えば、第１のドライバだけまたは第２
のドライバだけの書き込みをすることも可能になり、第
１および第２のドライバを書き込み制御に兼用でき、従
来の書き込みを制御できる同期型記憶装置に比べて回路
規模を削減できるという効果がある。
れば、第１の制御信号で第１のドライバを制御でき、第
２の制御信号で第２のドライバを制御できるよう構成さ
れているので、例えば、第１のドライバだけまたは第２
のドライバだけの書き込みをすることも可能になり、第
１および第２のドライバを書き込み制御に兼用でき、従
来の書き込みを制御できる同期型記憶装置に比べて回路
規模を削減できるという効果がある。
【００４１】請求項４記載の発明の同期型記憶装置にお
けるデータ読み出し方法によれば、メインワード線を選
択的に活性化した後で、クロックの所定変化に応答して
ドライバがサブワード線を活性化するよう構成されてい
るので、クロックの所定変化からメモリセルのデータが
読み出されるまでのアクセスタイムを短縮することがで
きるという効果がある。
けるデータ読み出し方法によれば、メインワード線を選
択的に活性化した後で、クロックの所定変化に応答して
ドライバがサブワード線を活性化するよう構成されてい
るので、クロックの所定変化からメモリセルのデータが
読み出されるまでのアクセスタイムを短縮することがで
きるという効果がある。
【００４２】請求項５記載の発明の同期型記憶装置にお
けるデータ読み出し方法によれば、第１のクロックで制
御される第１のドライバと第２のクロックで制御される
第２のドライバに、ドライバを分けることにより、第１
のサブワード線と第２のサブワード線を活性化するタイ
ミングを異ならせることができるように構成されている
ので、クロックをサブワード線の選択に用いることがで
きるなど用途が広がり、または第１および第２のサブワ
ード線からデータをシリアルに読み出すなど読み出しを
高速化できるという効果がある。
けるデータ読み出し方法によれば、第１のクロックで制
御される第１のドライバと第２のクロックで制御される
第２のドライバに、ドライバを分けることにより、第１
のサブワード線と第２のサブワード線を活性化するタイ
ミングを異ならせることができるように構成されている
ので、クロックをサブワード線の選択に用いることがで
きるなど用途が広がり、または第１および第２のサブワ
ード線からデータをシリアルに読み出すなど読み出しを
高速化できるという効果がある。
【図１】 実施の形態１による同期型ＲＡＭの構成の要
部を示すブロック図である。
部を示すブロック図である。
【図２】 図１の同期型ＲＡＭで用いられるメモリセル
の構成を示す回路図である。
の構成を示す回路図である。
【図３】 図１の同期型ＲＡＭの動作を示すタイミング
チャートである。
チャートである。
【図４】 実施の形態２による同期型ＲＡＭの構成の要
部を示すブロック図である。
部を示すブロック図である。
【図５】 図４の同期型ＲＡＭで用いられるメモリセル
の構成を示す回路図である。
の構成を示す回路図である。
【図６】 実施の形態２で使用可能な他のメモリセルの
構成を示す回路図である。
構成を示す回路図である。
【図７】 実施の形態２で使用可能な他のメモリセルの
構成を示す回路図である。
構成を示す回路図である。
【図８】 実施の形態３による同期型ＲＡＭの構成の要
部を示すブロック図である。
部を示すブロック図である。
【図９】 実施の形態４による同期型ＲＡＭの構成の要
部を示すブロック図である。
部を示すブロック図である。
【図１０】 従来の同期型ＲＡＭの構成を示すブロック
図である。
図である。
【図１１】 図１０の同期型ＲＡＭの動作を示すタイミ
ングチャートである。
ングチャートである。
１，１ａ メモリセル、３，３２ メインワード線、３
０，３０0〜３０n サブワード線、３１，３１0〜３１n
ドライバ、３４ アドレスデコーダ、３４ａ読み出し
ポート専用アドレスデコーダ、５１ 読み出しポート専
用サブワード線、５２ 読み出しポート専用ドライバ、
５３ 読み出しポート専用メインワード線。
０，３０0〜３０n サブワード線、３１，３１0〜３１n
ドライバ、３４ アドレスデコーダ、３４ａ読み出し
ポート専用アドレスデコーダ、５１ 読み出しポート専
用サブワード線、５２ 読み出しポート専用ドライバ、
５３ 読み出しポート専用メインワード線。
Claims (5)
- 【請求項１】 少なくとも一つのクロックが所定変化を
するよりも早くアドレス信号をデコードするアドレスデ
コーダと、 前記アドレスデコーダがアドレス信号をデコードした結
果に応じて選択的に活性化される複数のメインワード線
と、 前記複数のメインワード線の各々に対応して設けられ複
数のメモリセルに接続され該複数のメモリセルからのデ
ータの読み出しを制御するための複数のサブワード線
と、 前記複数のサブワード線の各々に対応して設けられ前記
複数のメインワード線のうちの対応するメインワード線
が活性化されている状態の下で、前記少なくとも一つの
クロックの前記所定変化に応答して対応するサブワード
線を活性化する複数のドライバとを備える、同期型記憶
装置。 - 【請求項２】 前記少なくとも一つのクロックは、互い
に異なる第１および第２のクロックを含み、 前記複数のサブワード線は、それぞれ、対応するメイン
ワード線が活性化されたときに同時に活性化可能となる
第１および第２のサブワード線を含み、 前記ドライバは、 対応するメインワード線が活性化されている状態の下で
前記第１のクロックの所定変化に応答して前記第１のサ
ブワード線を活性化する第１のドライバと、 対応するメインワード線が活性化されている状態の下で
前記第２のクロックの所定変化に応答して前記第２のサ
ブワード線を活性化する第２のドライバとを含むことを
特徴とする、請求項１記載の同期型記憶装置。 - 【請求項３】 前記複数のサブワード線は、それぞれ、
対応するメインワード線が活性化されているときに同時
に活性化可能となる第１および第２のサブワード線を含
み、 前記ドライバは、 第１の制御信号によって動作可能な状態となっていると
ともに対応するメインワード線が活性化されている状態
の下で、前記少なくとも一つのクロックの所定変化に応
答して前記第１のサブワード線を活性化する第１のドラ
イバと、 第２の制御信号によって動作可能な状態となっていると
ともに対応するメインワード線が活性化されている状態
の下で、前記少なくとも一つのクロックの所定変化に応
答して前記第２のサブワード線を活性化する第２のドラ
イバとを含むことを特徴とする、請求項１または請求項
２記載の同期型記憶装置。 - 【請求項４】 複数のメインワード線とメモリセルに接
続された複数のサブワード線とを有し少なくとも一つの
クロックに同期してデータの読み出しを行う同期型記憶
装置のデータ読み出し方法において、 前記少なくとも一つのクロックの所定変化の前に、メイ
ンワード線を選択的に活性化するメインワード線活性化
工程と、 前記メインワード線活性化工程の後で、活性化されたメ
インワード線に接続され該メインワード線に対応するサ
ブワード線を活性化するためのドライバを、前記少なく
とも一つのクロックの前記所定変化に応答して動作させ
るサブワード線活性化工程と、 活性化されたサブワード線に接続されているメモリセル
からデータを読み出す工程とを備える、同期型記憶装置
におけるデータ読み出し方法。 - 【請求項５】 前記少なくとも一つのクロックは、互い
に異なる第１および第２のクロックを含み、 前記複数のサブワード線は、それぞれ、対応するメイン
ワード線が活性化されているとき同時に第１のドライバ
で活性化可能となる第１のサブワード線および第２のド
ライバで活性化可能となる第２のサブワード線を含み、 前記サブワード線活性化工程において、前記第１および
第２のドライバは、それぞれ前記第１および第２のクロ
ックに応答して前記第１および第２のサブワード線を活
性化することを特徴とする、請求項４記載の同期型記憶
装置におけるデータ読み出し方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193395A JPH1040685A (ja) | 1996-07-23 | 1996-07-23 | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
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