JPH10505464A - 誘電体の厚さが一様でない電気的消去及びプログラム可能な読取専用記憶装置 - Google Patents

Abstract

(57)【要約】 本発明の、電気的消去及びプログラム可能な読取専用記憶装置（EEPROM）には、半導体本体の窪みに絶縁制御ゲートと絶縁浮動ゲートが設けられている。浮動ゲートと半導体本体とを分離するため、窪みの側壁に沿って誘電体層が堆積される。誘電体層の厚さは、残りの側壁に沿った酸化ゲートの電界を強めてプログラミング速度を向上させるため、窪みの側壁の少なくとも一つに沿った誘電体層の厚さが、窪みの他の側壁に沿った誘電体層の厚さよりも厚い。

Description

【発明の詳細な説明】 誘電体の厚さが一様でない電気的消去及びプログラム可能な読取専用記憶装置 技術分野 本発明は、第１導電型式の第１半導体層と、この第１半導体層上に堆積され、 かつこの第１層のドーピングレベルよりも低いドーピングレベルを有する第１導 電型式の第２半導体層とを有し、これら第１及び第２層は共に電気的消去及びプ ログラム可能な読取専用記憶装置のセルのソース領域を形成し、さらにこの第２ 層に堆積されかつこの読取専用記憶装置の表面に延在する第１型式とは異なる第 ２導電型式の第３半導体層と、この第３層に部分的に設けられ、かつこの読取専 用記憶装置のドレイン領域を形成する第１導電型式の第４表面接触半導体層と、 この第３及び第４層を、そして部分的に第２層を介して延在する窪みとを有し、 この窪みが平面及び側壁部を備え、さらにこの窪みの側壁部と隣接する第３層の 部分に配置され、かつ第２領域から第４領域に延在するチャネル領域と、この側 壁部と窪みの平面を覆うゲート誘電体と、ゲート誘電体上において窪みの側壁及 び平面に隣接して延在する浮動ゲートと、浮動ゲートの少なくとも内側の側壁及 び平面を覆う相互誘電体と、相互誘電体上に堆積され、かつ浮動ゲートによりチ ャネル領域から分離された制御ゲートとを有する電気的消去及びプログラム可能 な読取専用記憶装置に関する。 背景技術 一般的に、電気的消去及びプログラム可能な読取専用記憶装置（EEPROM）及び この装置を製造する方法は既知である。典型的な EEPROM 構造は、浮動ゲートと 制御ゲートを有し、これらゲートは、多結晶導体をもたらす所望のドーピング材 料でドーピングされて、多結晶シリコンの外に顕著に形成される。典型的なドー ピング材料は、リンである。浮動ゲートは、酸化シリコンのような絶縁材料のゲ ート誘電層により基板領域から分離される。この基板領域は、基体と複数のドレ イン領域と、これら領域の間のチャネル領域とを有する。浮動ゲートと制御ゲー トは、相互ゲート誘電体、典型的には酸化シリコンにより分離される。この基本 的な EEPROM の動作は、次のようなものである。容量性の作用で浮動ゲートに電 荷が蓄積される。この電荷は、米国特許第５１４６４２６号に開示されたように 、直ちに電気的に消去できる。この米国特許は、参考文献として参照する。 直列接続された２つのトランジスタからなる記憶セルを示す日本特許出願平成 ３年第２８０５８号に開示されたような窪み形成型 EEPROM 構造とは多くの相違 点がある。窪みの一方の側は、積層ゲートの MOSFET（MOS型電界効果トランジス タ）である。窪みの他方の側は、単一ゲートの MOSFET である。これらのゲート 構造は、窪みの底において相互に分離される。 日本特許出願平成１年８１３６８号は、チャネル領域が基板の最上面に有り、 そして酸化トンネル（tunnel oxide）及び第１の多結晶層のみが窪みの中に延在 する EEPROM を示している。相互多結晶層及び第２の多結晶層は、窪みの外に堆 積される。 他の実施例は、二つの記憶セルが一つの窪みを共有する窪みを基体とする EEP ROM を示す米国特許第４９９０９７９号に開示されている。付け加えると、チャ ネル領域が基板の最上面にあり、酸化ゲート及び酸化トンネル層が別々に形成さ れる。 米国特許第５１４６４２６号に開示された EEPROM のような小型の EEPROM は 、半導体基体の窪みに形成された絶縁制御ゲート及び絶縁浮動ゲートを含む。ソ ース−ドレイン間の窪みの側壁に沿って延在するチャネル領域と共に、面接触ド レイン領域が、窪みの側壁の上部近傍に設けられ、ソース領域が、窪みの側壁の 下部近傍に設けられる。この素子は、チャネル領域に隣接する窪みの側壁部を介 してプログラムされ、そして消去動作の間に角領域に高電界密度を生じることに より窪みの底の角領域を介して消去される。継続的に EEPROM の使用を促進する ためには、従来の EEPROM よりもプログラミング速度を速めることが重要である 。著しく早いプログラミング速度をもたらす一方で窪み基体構造を維持する EEP ROM は存在しない。 発明の開示 本発明は、プログラミング及び読取機能が従来の EEPROM よりも高速に実施さ れる EEPROM を提供することを目的とする。 本発明は更に、プログラミング及び消去機能が、小型の垂直単一セル構造に効 果的に組み込まれる EEPROM を提供することを目的とする。 本発明によると、これら目的が、垂直な単一セルの EEPROM において、小型、 低動作電圧、高耐久性、そして高速プログラミングの特性を兼ね備えた単一の E EPROM 構造により達成される。 本発明による EEPROM は、第１側壁部を覆うゲート電極の部分が、他の側壁部 を覆うゲート電極の厚さと異なる厚さを有することを特徴とする。誘電体の厚さ は、側壁の少なくとも一つに沿って不均一に形成される。従って、第１多結晶層 の電位は、第２多結晶層の印加電圧を介して側壁の均一な厚さの誘電体層を有す る素子におけるよりも効果的に上昇できる。 本発明はゆえに、以下に述べる構造で例示される、そして請求項に示されるで あろう本発明の範囲の構造、素子の組合せ、そして部品配列の特徴を有する。 図面の簡単な説明 第１図は、本発明の第１実施例に係る EEPROM の側壁２０ｂ，２０ｄを示す断 面図である。 第２図は、本発明の第１実施例に係る EEPROM の側壁２０ａ，２０ｃを示す断 面図である。 第３図は、本発明の第１実施例に係る EEPROM の平面図である。 第４図は、本発明の第２実施例に係る EEPROM の断面図である。 発明を実施するための最良の形態 本発明の完全なる理解のため、対応する図面と関連付けて以下に説明を行う。 第１乃至３図は、本発明の第１実施例に係る単一トランジスタの窪み基体の電 気的消去及びプログラム可能な読取専用記憶装置（EEPROM）のセル１０を示す図 である。このセル１０は、第１導電型式（例えばｎ型）の第１半導体層１２と、 およそ１０¹⁹at/cm³、もしくはそれ以上のドーピングレベルを有する半導体基 体に形成される。半導体層１２は、１０¹⁸at/cm³、もしくはそれ以下のドーピン グレベルを有するｐ型の半導体層であっても良い。セル１０は同様に、第１層の 第１導電型式（例えばｎ型）の第２半導体装置１４を含み、そしておよそ１０¹⁸ at/cm³のより低いドーピングレベルと 0.5 μの厚さを有する。第１及び第２層 は、 EEPROM セルのソース領域を形成する。第２導電型式（ここではｐ型）の第 ３半導体装置１６は、第２層１４上に設けられ、そしてセル１０の表面に延在す る。この層の厚さはおよそ 0.6〜1.0 μで、そしてドーピングレベルはおよそ５ ×１０¹⁷at/cm³である。第１導電型式（例えばｎ型）のより高いドーピング度の 第４の面接触半導体層１８には、部分的に第３層が設けられ、そしてセル１０の ドレイン領域を形成する。第４層１８は、およそ１０²⁰at/cm³のドーピングレベ ル及び0.1〜0.4μの厚さを有する。 平面２１及び側壁部２０ａ，２０ｂ，２０ｃ，２０ｄを有する窪み部２０は、 第３層１６及び第４層１８へと、そして部分的に第２層１４へと延在する。この 実施例では、窪み２０が略々正方形の構造を有するが、この窪み２０は第１及び ２図に示された構造に限定されるものではなく、長方形、円形もしくは他の形状 であっても良い。チャネル領域１６ａは、側壁部２０ａ，２０ｂ，２０ｃ，２０ ｄに隣接する第３層１６の部分に配置され、そして素子のソース領域からドレイ ン領域に向けて略々垂直に延在する。側壁部２０ａ〜２０ｄと平面２１は、酸化 ケイ素のような絶縁材料で形成されたゲート誘電体２２で覆われる。 特定の参考例は、本発明の第１実施例に係る EEPROM を示す第１及び２図に存 在した。第１図で述べられた参照番号は、以下の図における同一の素子において も参照する。側壁２０ａ，２０ｃのゲート電極２２の厚さはおよそ 100Åで、側 壁部２０ｂ，２０ｄのゲート電極２２の厚さはより厚く、およそ 1000Åである 。浮動ゲート２４は、多結晶シリコンで形成され、ゲート電極２２上に形成され 、そして隣接する側壁部２０ａ〜２０ｄ及び平面２１に延在する。浮動ゲート２ ４の内部は、およそ 200Åの厚さを有する酸化シリコンもしくは酸化シリコン及 び窒化シリコンの層で形成される相互ゲート誘電体２６により覆われる。セル１ ０の構造は、相互ゲート誘電体２８の多結晶シリコンで形成され、そして浮動ゲ ート２４、ゲート誘電体２２及び相互ゲート誘電体２６によりチャネル領域１６ ａ から分離された制御ゲート２８を有する第３層１６と同一の深さの窪み２０に延 在する制御ゲート２８により完成される。 上述の特徴は、従来の EEPROM 以上の複数の利点をもたらす。始めに、側壁部 ２０ｂ，２０ｄのゲート２２の厚さを厚くすることにより、浮動ゲート２４の電 位を、制御ゲート２８に印加された電圧を介して効果的に上げることが出来る。 次いで、プログラミング速度が、側壁部２０ａ，２０ｃの酸化ゲートにより強い 電界をもたらすため、高速化される。読取動作の間に、側壁部２０ｂ，２０ｄの 電流が従来の EEPROM セルと比較して低減されることが最初に表れる。しかし、 浮動ゲート２８の電位が従来の EEPROM の電位よりも高くなることにより、より 大きなチャネル電流が側壁部２０ａ，２０ｃで得られる。従って、電流の損失は 最小化され、セル１０の動作が反作用とならない。 ここで、本発明の第２の実施例に係る EEPROM セルを示す第４図を参照する。 この実施例は、第１実施例においては側壁部２０ｂ，２０ｄ上の誘電体層２２の 厚さがおよそ 1000Å〜100Åの間に存在する、という点で第１実施例とは相違す る。側壁部２０ａ，２０ｃ上の誘電体層２２の厚さは、第２図に示されたものと 同一で、第１実施例に対し既に説明がなされた。この実施例において、誘電体層 ２２は、優秀な電気的消去性能を提供する目的で窪みの底の近傍で比較的薄く維 持される。 前記目的のために述べられた上記説明の全ては効果的に達成されるが、本発明 の思想及び視野から外れることなく変更されても良い。上述もしくは図示された 全ての手法は、或る変更が本発明からの派生及び視野の一部ではない構造で形成 でき、上述の説明に含まれるもしくは図面に付随して示された全ての内容は、そ の内容に限定されることなく変更されても良い。 同様に請求項は、ここで説明された本発明に一般的及び特徴的な内容の全て御 と、言葉の問題で本発明の視野の状況は変化されない。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シンプソン マーク アメリカ合衆国 エヌワイ 10562 オッ シニング サウス ハイランド アベニュ ー 40 アパートメント イー (72)発明者 マクハージー サティエンドラナス アメリカ合衆国 エヌワイ 10598 ヨー クタウン ハイツ グラナイト スプリン グス ロード 237

Claims (1)

1. 【特許請求の範囲】 １．第１導電型式の第１半導体層と、前記第１半導体層上に堆積され、かつ当該 第１層のドーピングレベルよりも低いドーピングレベルを有する第１導電型式の 第２半導体層とを有し、前記第１及び第２層は共に電気的消去及びプログラム可 能な読取専用記憶装置のセルのソース領域を形成し、前記第２層に堆積された第 １形式の第２半導体層に対向し、かつ当該読取専用記憶装置の表面に延在する第 ２導電型式の第３半導体層と、前記第３層に部分的に設けられ、かつ当該読取専 用記憶装置のドレイン領域を形成する第１導電型式の第４表面接触半導体層と、 前記第３及び第４層を、そして部分的に第２層を介して延在する窪みとを有し、 当該窪みが平面及び側壁部を備え、当該窪みの側壁部と隣接する第３層の部分に 配置され、かつ前記第２領域から第４領域に延在するチャネル領域と、この側壁 部と窪みの平面を覆うゲート誘電体と、ゲート誘電体上において窪みの側壁及び 平面に隣接して延在する浮動ゲートと、当該浮動ゲートの少なくとも内側の側壁 及び平面を覆う相互誘電体と、相互誘電体上に堆積され、かつ浮動ゲートにより チャネル領域から分離された制御ゲートとを有する電気的消去及びプログラム可 能な読取専用記憶装置において、 前記集積誘電体上に堆積され、かつ前記浮動ゲートにより前記チャネル領域か ら分離された制御ゲートを有することを特徴とする電気的消去及びプログラミン グが可能な読取専用記憶装置。 ２．請求項１に記載の読取専用記憶装置おいて、 前記窪みが、方形形状を有することを特徴とする電気的消去及びプログラミン グが可能な読取専用記憶装置。 ３．請求項１に記載の読取専用記憶装置において、 前記窪みが、円形形状を有することを特徴とする電気的消去及びプログラミン グが可能な読取専用記憶装置。 ４．請求項１に記載の読取専用記憶装置において、 前記第１側壁部を覆う前記ゲート電極部の厚さが、前記第１側壁部に沿って、 かつ前記平面に向けて減少することを特徴とする電気的消去及びプログラミング が可能な読取専用記憶装置。