JPH10505683A - クロック信号を論理的に組合せることにより電子回路をテストする方法及びこのようなテスト機構を装備した電子回路 - Google Patents

Abstract

(57)【要約】 電子回路は動作使用時に複数のクロック信号が供給される複数のノードを有している。これらのクロック信号は、お互いに予定したタイミング関係を有するべきである。前記電子回路は前記ノードに接続した入力端子と、パルス列を供給する出力端とを有する論理回路を具えている。実際のパルス列と理想パルス列との不一致が故障を示す。

Description

【発明の詳細な説明】 クロック信号を論理的に組合せることにより電子回路をテストする方法 及びこのようなテスト機構を装備した電子回路発明の分野 本発明は複数のそれぞれのノードを有する電子回路であって、該回路の使用動 作時に複数のそれぞれのクロック信号が前記それぞれのノードに供給される電子 回路に関するものである。それぞれのクロック信号は共通の総周期を有し、この 総周期は、所定のクロック信号の周波数が基本周波数の倍数となる場合を含むこ とができる。様々なクロックパルスの形状及び相対的な時間シフトは原則として 任意である。背景技術 複数のクロック信号の代表的な例には、クロックされる回路の正しい動作を確 立するために予定した相互依存性に従って互いに関連付ける信号がある。クロッ ク信号は通常２値の周期性信号である。クロック信号はディジタル並びにアナロ グ集積回路にて広く用いられる。マイクロプロセッサのようなディジタル回路で は、多数のクロック信号が用いられることがよくある。ＲＡＭでは、内部タイミ ングを制御する一組の周期性の内部信号を発生させる。同様に、アナログ分野（ 例えば、Ａ／Ｄ及びＤ／Ａ変換器）及び時間離散回路（例えば、スイッチト・キ ャパシタ回路）ではクロック信号はデータ、電圧及び電流をサンプリングするの に広く用いられる。発明の目的 クロック信号の適用分野にかかわりなく、ＩＣの故障なき正確な動作は種々の クロック信号間のタイミング関係に依存する。しかし、クロックは一般に明確に はテストされない。例えば、アナログ分野における殆どのテスト（例えば信号対 雑音比）は、データ経路の信頼性に向けられている。さらに、電子回路に適用さ れる通常の殆どのテスト方法は、データ経路の信頼度、信号対雑音比、微分非直 線性、積分非直線性、ビット誤り率又は符号密度測定に集中していると思われる 。実際上、適当なクロック信号の相互依存性を明確にテストする方法は殆ど見当 たらない。従って、このような信号のタイミング関係を分析するテスト方法の需 要がある。 特に本発明の目的は、クロック信号のタイミングの完全性を如何にして有効に テストするかと云う問題の解決策を提供することにある。本発明の他の目的は複 数の信号間のタイミング関係の正確さをテストし得るように設計した回路を提供 することにある。発明の概要 本発明は、冒頭にて特定したような電子回路において、該回路が前記ノードに 接続した入力端子及び前記クロック信号間の予め定めたタイミング関係をテスト するためのパルス列を供給する出力端子を有している論理回路を備えていること を特徴とする。 好ましくは、本発明は、ディジタル回路素子及びこれらの回路素子に相互接続 した多数のクロックノードを具えており、前記クロックノードにて共通の総クロ ック周期を有する様々な異なるクロック信号を受信する大規模集積電子回路にお いて、該電子回路が前記クロック信号のサブセット間の複数のタイミング関係を テストする内部テスト回路を含み、該テスト回路には、当面のサブセット間の正 しいタイミング関係にてもっぱら条件付きで前記ノードに供給される各サブセッ トに対して、予定した論理パルスを発生する論理関数発生手段が設けられており 、これら様々の論理関数発生手段が組合せ回路にそれぞれの予定した論理パルス を供給し、前記組合せ回路では、組合せた全てのサブセット間の正しいタイミン グ関係にてもっぱら条件付きでのみ予定した周期性の論理パルス列を発生するよ うにしたことを特徴とする電子回路にある。論理パルスとは時間と共に不均一な 論理値が認められる論理信号を意味するものとする。このような論理パルスをそ の基本周波数の周期に匹敵する時間にわたって併合させると、これも原則として 同じような周期性の信号となる。この信号の意図した信号形状との持続的又は非 持続的ずれは容易に検出することができる。 本発明は複数のクロック信号を論理的に組合せてパルス列を形成し、このパル ス列の時間特性がクロック信号間のタイミング関係を反映するようにする。誤り のない状態のもとでのパルス列の時間的特徴、例えばこれらパルスの時間領域に おける幅及び位置は容易に計算することができる。クロック信号源における故障 又は信号経路に沿って生じる故障は、計算したパルス列から認知し得るずれをも たらす。例えば、所定時間間隔内のパルス数又はこれらパルスの位置はテスト中 にモニタすべき量としてみなすことができる。 回路はクロック信号発生器を含むものとするか、又はクロック信号を受信する ものとすることができる。ノードはクロック信号入力端子及び／又はクロック信 号出力端子を含むことができる。幾つかのノードは同じクロック信号経路に沿っ て別々に離間させることができる。或るノードから他のノードへのクロック信号 の伝搬時に課せられる伝搬遅延は、パルス列における関連する縁部を調べること により測定することができる。 本発明はアナログ回路（例えば、Ａ／Ｄ変換器及びＤ／Ａ変換器）及びディジ タル回路（例えば、マイクロプロセッサ、メモリ）におけるクロック信号をテス トする一般的な解決策を提供する。この技法によるクロック信号間の時間的な関 係はチップ全体にわたる複数の位置にてモニタすることができる。場合によって は、クロックのタイミング関係が最も臨界的であるか、又はテストするのが最も 困難である物理的な位置にてパルス列を発生させる。この方法でも最善のケース と最悪のケースのタイミングを比較する。 パルス列はクロック信号のお互いのタイミングについての情報及び理想的なケ ースからのずれを搬送するから、専用の分析回路が斯かる情報を自動的に抽出し て、故障箇所をつきとめることができる。例えば、クロック信号のタイミングの ずれが２つ以上の同定信号経路に沿うレース状態によって生じる場合には、適当 な遅延素子又はブースティング素子を分析回路の制御のもとで作動させることが できる。縮退故障がパルス列に不一致をまねく場合には、分析回路が故障個所の 識別時に、その故障部分を予備の部分と自動的に取換えることができる。 本発明は回路の動作使用時に複数のそれぞれのクロック信号が与えられる複数 の各ノードを有する電子回路をテストする方法にも関するものである。 本発明によるこの方法は、クロック信号をノードに発生させるステップと；クロ ック信号を論理的に組合せてパルス列を生成するステップと；このバルス列を用 いてクロック信号間の予定したタイミング関係をテストするステップとを具えて いる。クロック信号を論理的に組合せるにはオン・チップ論理回路によって行な うのが好適である。この論理回路の出力端子はテスト目的のためにだけ設けるボ ンディングパッドに接続することができる。このボンディングパッドは、この場 合、リードフレームには接続しないようにする。図面の簡単な説明 本発明の様々な要点を以下添付図面を参照して実施例につき詳細に説明する。 図１は様々な信号間の時間的な関係を示す線図であり； 図２はパルス列を形成するための論理回路の線図であり； 図３は図１の信号及びその論理補数信号を受信する場合に、図２の回路によっ て供給されるパルス列の線図であり； 図４はＤ／Ａ及びＡ／Ｄ変換素子の双方を具えているテスト可能な回路の線図 である。 図面全体を通して、同様な参照記号は対応するか、又は同様なものを示すもの とする。実施例の詳細な説明 図１はクロック信号ＣＬＫ_INおよびこのクロック信号に基づいて生成される他 の信号ＫＶＩＮ，ＫＲＥＦ₁₂，ＫＲＥＦ₃，ＬＰＵＬＳの時間線図である。この 図にはこれらの周期性信号の２つの完全なサイクルを示してある。なお、これら の信号は図４につき後に説明するＡ／Ｄ変換器を制御するのに役立つものである 。これらの信号はＡ／Ｄ変換器を正しく作動させるために予め規定したタイミン グ関係に従わせなければならない。 図２は図１の信号間の関係の完全性をテストするために論理回路２０１を設け た集積回路２００の線図である。論理回路２０１はＮＡＮＤゲート２０２と、Ｎ ＯＲゲート２０４と、ＮＡＮＤゲート２０６と、ＮＡＮＤゲート２０８と、ＮＯ Ｒゲート２１０と、ＯＲゲート２１２とを具えている。論理ゲート２０２〜２０ ８は信号ＣＬＫ_IN，ＫＶＩＮ，ＫＲＥＦ₁₂，ＫＲＥＦ₃及びＬＰＵＬＳと、これ らの論理補数との様々な組合せ信号を受信する。これらの信号名は意図した目標 回路に特有なものであるが、様々なクロック信号に特有な形状及び相対的なシフ ティングに係わる原理はＡ／Ｄ及びＤ／Ａ変換の技法で標準化されているもので ある。ゲート２０２，２０６及び２０８の出力端子はＮＯＲゲート２１０の入力 端子に接続される。ＮＯＲゲート２１０はＣＬＫ_INも受信する。ＮＯＲゲート２ ０４及び２１０の出力端子はＯＲゲート２１２の入力端子に接続される。ＯＲゲ ート２１２の出力は図３につき説明するパルス列をテスト信号として発生する。 図３は回路２００によって形成されるパルス列ＤＦＴを示す。パルス列ＤＦＴ の周期性は信号ＣＬＫ_IN，ＫＶＩＮ，ＫＲＥＦ₁₂，ＫＲＥＦ₃及びＬＰＵＬＳの 周期と同じ周期を有する。パルス列ＤＦＴを完全な２サイクルにわたって示して ある。各サイクルは多数のパルス３０２，３０４，３０６及び３０８を含んでい る。図１及び図２から明らかなように、パルス３０２はゲート２０２から生じ、 パルス３０４はゲート２０４にて発生し、パルス３０６はゲート２０６によって 決定され、パルス３０８はゲート２０８から取出される。信号ＣＬＫ_IN，ＫＶＩ Ｎ，ＫＲＥＦ₁₂，ＫＲＥＦ₃及びＬＰＵＬＳが所望なタイミング関係に従うもの である場合には、パルス３０２〜３０８の幅及び位置がわかる。タイミング誤差 又は縮退作用を引き起こす欠陥は、それがパルス列ＤＦＴにもたらす変化によっ て検出される。 図４はＤ／Ａ及びＡ／Ｄ変換素子の双方を具えているテスト可能回路の線図で ある。アナログ信号は入力端子２２にて受信される。ブロック２６は、例えばH ．Reyhani 外による論文“「Ａ 5v，6-b，80Ｍs/s ＢｉＣＭＯＳ Flash ＡＤＣ 」、ＩＥＥＥ Jour．of Solid State Circuits（Vol.29，No.8，1994年８月，第 ８７３〜８７８頁）”及び G．Ruanによる論文“「Ａ Behavioral Model of Ａ ／Ｄ Converters Using a Mixed-Mode Simulator」、ＩＥＥＥ Jour．of Solid State Circuits（vol.26，No3，1991年，３月，第２８３〜２９０頁）に開示さ れているようなアナログ−ディジタル変換器を表す。上記後者の論文の第３図に はＤ２Ａ（Ｄ／Ａ）変換器も含まれている。前記双方の場合のクロック機構は複 数の相対的にシフトしたクロック信号を有する。 図４ではディジタル信号をディジタル信号プロセッサ２８にて処理する。この 出力結果がＤ／Ａ変換器３０に供給され、変換された出力が出力端子３６に供給 される。クロック機構３２は入力端子２４にてマスタクロックを受信する。この マスタクロックは内部的に発生させることもできる。クロック機構３２は前記そ れぞれの素子２６，２８，３０に供給する様々な二次クロック信号を発生し、前 記素子は先の図で例示したような複数の異なるクロック信号（ここではそれぞれ クロスラインで記号化してある）を受信することができる。ブロック２６，２８ ，３０では、これらのクロック信号がそれぞれのノードに供給される。さらに、 これらのクロック信号はテスト回路ブロック３４にも選択的に供給され、このテ スト回路ブロックには図２に示した広義のカテゴリの機構を含めることができる 。このよううにして、そのパルス発生器を素子２６，２８，３０の選択ノードに 直接又は間接的に接続することができる。このようにして発生される最終的なパ ルス列は、さらに評価するために出力端子３８に供給することができる。斯かる 評価は、それ専用か、又は他の機能部と共有する内部機能回路の部分で行なうこ ともできる。

Claims (1)

1. 【特許請求の範囲】 １．ディジタル回路素子及びこれらの回路素子に相互接続した多数のクロックノ ードを具えており、前記クロックノードにて共通の総クロック周期を有する様々 な異なるクロック信号を受信する大規模集積電子回路において、該電子回路が前 記クロック信号のサブセット間の複数のタイミング関係をテストする内部テスト 回路を含み、該テスト回路には、当面のサブセット間の正しいタイミング関係に てもっぱら条件付きで前記ノードに供給される各サブセットに対して、予定した 論理パルスを発生する論理関数発生手段が設けられており、これら様々の論理関 数発生手段が組合せ回路にそれぞれの予定した論理パルスを供給し、前記組合せ 回路では、組合せた全てのサブセット間の正しいタイミング関係にてもっぱら条 件付きでのみ予定した周期性の論理パルス列を発生するようにしたことを特徴と する電子回路。 ２．前記クロック信号によってクロックされ、且つ少なくともテスト用に前記ノ ードの一部を具えているＤ／Ａ及び／又はＡ／Ｄ回路も具えていることを特徴と する請求項１に記載の電子回路。 ３．回路の動作使用時に複数のそれぞれのクロック信号が供給される複数の各ノ ードを有する電子回路において、該回路が前記ノードに接続した入力端子と、ク ロック信号間の予定したタイミング関係をテストするためのパルス列を供給する 出力端子とを有する論理回路を具えていることを特徴とする電子回路。 ４．ディジタル回路素子及びこれらの回路素子に相互接続した多数のクロックノ ードを具えており、前記ノードに共通の総クロック周期を有する様々な異なるク ロック信号が供給される大規模集積電子回路をテストする方法において、サブセ ットのクロック信号間の正しいタイミング関係にてもっぱら条件付きで様々な関 連する前記サブセットに対する論理関数を発生して、予定した論理パルスを発生 し、且つこのような様々な論理パルスを組合せ回路に供給するための内部テスト 回路を前記電子回路に設けることによって、それぞれのクロック信号を受信する 前記ノードのサブセット間の複数のタイミング関係をテストし、前記組合せ回路 では、組合せた全てのサブセット間の正しいタイミング関係に てもっぱら条件付きで予定した周期性の論理パルス列を発生させることを特徴と する大規模集積電子回路のテスト方法。 ５．前記クロック信号によってクロックされ、且つ少なくともテスト用に前記ノ ードの一部を具えているＤ／Ａ及び／又はＡ／Ｄ回路を含む回路と一緒に使用す る請求項４に記載の方法。 ６．回路の動作使用時に複数のそれぞれのクロック信号が供給される複数の各ノ ードを有する電子回路をテストする方法において、 − 前記ノードにクロック信号を発生させるステップと； − 前記クロック信号を論理的に組合せてパルス列を形成するステップと； − 前記パルス列を用いて前記クロック信号間の予定したタイミング関係を テストするステップと； を含むことを特徴とする電子回路テスト方法。