JPH1050727A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1050727A JPH1050727A JP20396796A JP20396796A JPH1050727A JP H1050727 A JPH1050727 A JP H1050727A JP 20396796 A JP20396796 A JP 20396796A JP 20396796 A JP20396796 A JP 20396796A JP H1050727 A JPH1050727 A JP H1050727A
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- Japan
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- layer
- gate
- carrier supply
- threshold control
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Abstract
(57)【要約】
【課題】キャリア供給層を有する電界効果トランジスタ
に関し、寄生抵抗を低減し、かつゲートリーク電流を小
さく、或いはゲート耐圧を向上させることができるノー
マリオフ型の電界効果トランジスタを提供する。 【解決手段】半絶縁性基板２１上の一導電型のキャリア
供給層２２と、キャリア供給層２２上に形成された、キ
ャリア供給層２２より電子親和力の大きいチャネル層２
３と、チャネル層２３上に形成された、チャネル層２３
より電子親和力の小さいゲートバリア層２４と、ゲート
バリア層２４上に部分的に形成された反対導電型の閾値
制御層２５ａと、閾値制御層２５ａ上のゲート電極と、
閾値制御層２５ａの両側であって、閾値制御層２５ａの
端部から間隔をおいて、かつバリア層２４表面からチャ
ネル層２３に達するように形成されたソース／ドレイン
領域２８ａ，２８ｂとを有することを特徴とする。
に関し、寄生抵抗を低減し、かつゲートリーク電流を小
さく、或いはゲート耐圧を向上させることができるノー
マリオフ型の電界効果トランジスタを提供する。 【解決手段】半絶縁性基板２１上の一導電型のキャリア
供給層２２と、キャリア供給層２２上に形成された、キ
ャリア供給層２２より電子親和力の大きいチャネル層２
３と、チャネル層２３上に形成された、チャネル層２３
より電子親和力の小さいゲートバリア層２４と、ゲート
バリア層２４上に部分的に形成された反対導電型の閾値
制御層２５ａと、閾値制御層２５ａ上のゲート電極と、
閾値制御層２５ａの両側であって、閾値制御層２５ａの
端部から間隔をおいて、かつバリア層２４表面からチャ
ネル層２３に達するように形成されたソース／ドレイン
領域２８ａ，２８ｂとを有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、キャリア供給層を有する電界効果ト
ランジスタに関する。
し、より詳しくは、キャリア供給層を有する電界効果ト
ランジスタに関する。
【０００２】
【従来の技術】近年、低消費電力で、高速動作する半導
体素子が必要とされている。そのためには、寄生抵抗を
増大させることなく、素子のゲート耐圧を高め、閾値電
圧を制御することより、消費電力を小さくし、駆動電流
を高めることが必要である。例えば、従来例の、チャネ
ル層下にキャリア供給層を設けた構造のｎ型電界効果ト
ランジスタ（ｎ型ＦＥＴ）を図８（ａ）に示す。
体素子が必要とされている。そのためには、寄生抵抗を
増大させることなく、素子のゲート耐圧を高め、閾値電
圧を制御することより、消費電力を小さくし、駆動電流
を高めることが必要である。例えば、従来例の、チャネ
ル層下にキャリア供給層を設けた構造のｎ型電界効果ト
ランジスタ（ｎ型ＦＥＴ）を図８（ａ）に示す。
【０００３】図８（ａ）に示すように、半絶縁性基板１
上にｎ型導電型のキャリア供給層２と、キャリア供給層
２よりも電子親和力の大きいノンドープのチャネル層３
と、チャネル層３よりも電子親和力の小さいノンドープ
のゲートバリア層４とをこの順に堆積する。そして、ゲ
ートバリア層４上に部分的にゲート電極６を形成し、更
に、ゲート電極６の両側であってゲート電極６と接触し
ないようにゲート電極６の端部から間隔をおいてゲート
バリア層４表面から半絶縁性基板１に達するソース／ド
レイン領域５ａ，５ｂを形成する。そして、それらのソ
ース／ドレイン領域５ａ，５ｂ上にソース／ドレイン電
極７ａ，７ｂを形成する。
上にｎ型導電型のキャリア供給層２と、キャリア供給層
２よりも電子親和力の大きいノンドープのチャネル層３
と、チャネル層３よりも電子親和力の小さいノンドープ
のゲートバリア層４とをこの順に堆積する。そして、ゲ
ートバリア層４上に部分的にゲート電極６を形成し、更
に、ゲート電極６の両側であってゲート電極６と接触し
ないようにゲート電極６の端部から間隔をおいてゲート
バリア層４表面から半絶縁性基板１に達するソース／ド
レイン領域５ａ，５ｂを形成する。そして、それらのソ
ース／ドレイン領域５ａ，５ｂ上にソース／ドレイン電
極７ａ，７ｂを形成する。
【０００４】図８（ｂ），（ｃ）はそれぞれ図８（ａ）
のＩ−Ｉ線断面、及びII-II 線断面におけるエネルギバ
ンド図を示す。実線はゲート電圧（ＶG ）を印加してい
ない場合を示し、点線はゲート電圧（ＶG ）を印加して
いる場合を示す。このＦＥＴでは、キャリア供給層２の
ｎ型不純物濃度を調整して閾値を制御している。
のＩ−Ｉ線断面、及びII-II 線断面におけるエネルギバ
ンド図を示す。実線はゲート電圧（ＶG ）を印加してい
ない場合を示し、点線はゲート電圧（ＶG ）を印加して
いる場合を示す。このＦＥＴでは、キャリア供給層２の
ｎ型不純物濃度を調整して閾値を制御している。
【０００５】また、図９（ａ）は他の従来例のｎ型ＦＥ
Ｔである。図９（ａ）に示すように、半絶縁性基板１１
上にノンドープのチャネル層１２と、チャネル層１２よ
りも電子親和力の小さいゲートバリア層１３と、ｐ型或
いはｎ型導電型の閾値制御層１４をこの順に堆積する。
ゲート電極１６を部分的に形成した後、ゲート電極１６
をマスクとして自己整合的に閾値制御層１４をエッチン
グしてゲート電極１６の下に残す。
Ｔである。図９（ａ）に示すように、半絶縁性基板１１
上にノンドープのチャネル層１２と、チャネル層１２よ
りも電子親和力の小さいゲートバリア層１３と、ｐ型或
いはｎ型導電型の閾値制御層１４をこの順に堆積する。
ゲート電極１６を部分的に形成した後、ゲート電極１６
をマスクとして自己整合的に閾値制御層１４をエッチン
グしてゲート電極１６の下に残す。
【０００６】更に、閾値制御層１４の両側であって閾値
制御層１４と接触しないように閾値制御層１４の端部か
ら間隔をおいてゲートバリア層１３表面から半絶縁性基
板１１に達するｎ型のソース／ドレイン領域１５ａ，１
５ｂを形成する。そして、それらのソース／ドレイン領
域１５ａ，１５ｂ上にソース／ドレイン電極１７ａ，１
７ｂを形成する。
制御層１４と接触しないように閾値制御層１４の端部か
ら間隔をおいてゲートバリア層１３表面から半絶縁性基
板１１に達するｎ型のソース／ドレイン領域１５ａ，１
５ｂを形成する。そして、それらのソース／ドレイン領
域１５ａ，１５ｂ上にソース／ドレイン電極１７ａ，１
７ｂを形成する。
【０００７】図９（ｂ），（ｃ）はそれぞれ図９（ａ）
のＩ−Ｉ線断面、及びII-II 線断面におけるエネルギバ
ンド図を示す。実線はゲート電圧（ＶG ）を印加してい
ない場合を示し、点線はゲート電圧（ＶG ）を印加して
いる場合を示す。このＦＥＴでは、閾値制御層１４がｐ
型導電型の場合ノーマリオフ型になり、ｎ型導電型の場
合ノーマリオン型になる。また、閾値制御層１４の不純
物濃度を調整して閾値電圧を微調整している。なお、ｐ
型ＦＥＴの場合には上記と逆になる。
のＩ−Ｉ線断面、及びII-II 線断面におけるエネルギバ
ンド図を示す。実線はゲート電圧（ＶG ）を印加してい
ない場合を示し、点線はゲート電圧（ＶG ）を印加して
いる場合を示す。このＦＥＴでは、閾値制御層１４がｐ
型導電型の場合ノーマリオフ型になり、ｎ型導電型の場
合ノーマリオン型になる。また、閾値制御層１４の不純
物濃度を調整して閾値電圧を微調整している。なお、ｐ
型ＦＥＴの場合には上記と逆になる。
【０００８】
【発明が解決しようとする課題】相補型電界効果トラン
ジスタに用いるＦＥＴでは消費電力を小さくするため、
ノーマリオフ型のＦＥＴが必要となる。しかし、上記の
図８（ａ）に示すＦＥＴでは、閾値電圧をノーマリオフ
にするために導電型不純物濃度を小さくすると、ゲート
電極６とソース／ドレイン領域５ａ，５ｂとの間の部分
のチャネル層３のキャリアが少なくなるため、寄生抵抗
が増大し、ＦＥＴに流すことが可能な電流が低下する。
ジスタに用いるＦＥＴでは消費電力を小さくするため、
ノーマリオフ型のＦＥＴが必要となる。しかし、上記の
図８（ａ）に示すＦＥＴでは、閾値電圧をノーマリオフ
にするために導電型不純物濃度を小さくすると、ゲート
電極６とソース／ドレイン領域５ａ，５ｂとの間の部分
のチャネル層３のキャリアが少なくなるため、寄生抵抗
が増大し、ＦＥＴに流すことが可能な電流が低下する。
【０００９】また、寄生抵抗が増大しないように、ソー
ス／ドレイン領域５ａ，５ｂがゲート電極６に接触する
ようにすると、ゲートリーク電流が増大し、消費電力が
増大してしまう。更に、図９（ａ）に示すＦＥＴでは、
ノーマリオフ型の場合、図８（ａ）の場合と同様に、ソ
ース／ドレイン領域１５ａ，１５ｂをゲート電極１６に
接触させるか、重なるように形成しないと、ＦＥＴの寄
生抵抗が大きくなり、ＦＥＴは動作しなくなる。逆に、
ソース／ドレイン領域１５ａ，１５ｂをゲート電極１６
に接触させるか、重なるように形成した場合、ゲート耐
圧が小さくなってしまう。
ス／ドレイン領域５ａ，５ｂがゲート電極６に接触する
ようにすると、ゲートリーク電流が増大し、消費電力が
増大してしまう。更に、図９（ａ）に示すＦＥＴでは、
ノーマリオフ型の場合、図８（ａ）の場合と同様に、ソ
ース／ドレイン領域１５ａ，１５ｂをゲート電極１６に
接触させるか、重なるように形成しないと、ＦＥＴの寄
生抵抗が大きくなり、ＦＥＴは動作しなくなる。逆に、
ソース／ドレイン領域１５ａ，１５ｂをゲート電極１６
に接触させるか、重なるように形成した場合、ゲート耐
圧が小さくなってしまう。
【００１０】従って、図８（ａ），図９（ａ）のいずれ
の場合も、高速かつ低消費電力動作が要求されるノーマ
リオフ型のＦＥＴに適さない。本発明は、上記の従来例
の問題点に鑑みて創作されたものであり、寄生抵抗を低
減し、かつゲートリーク電流を小さく、或いはゲート耐
圧を向上させることができるノーマリオフ型のＦＥＴを
提供するものである。
の場合も、高速かつ低消費電力動作が要求されるノーマ
リオフ型のＦＥＴに適さない。本発明は、上記の従来例
の問題点に鑑みて創作されたものであり、寄生抵抗を低
減し、かつゲートリーク電流を小さく、或いはゲート耐
圧を向上させることができるノーマリオフ型のＦＥＴを
提供するものである。
【００１１】
【課題を解決するための手段】上記課題は、第１の発明
である、半絶縁性基板上の一導電型のキャリア供給層
と、前記キャリア供給層上に形成された、前記キャリア
供給層より電子親和力の大きいチャネル層と、前記チャ
ネル層上に形成された、前記チャネル層より電子親和力
の小さいゲートバリア層と、前記ゲートバリア層上に部
分的に形成された反対導電型の閾値制御層と、前記閾値
制御層上のゲート電極と、前記閾値制御層の両側であっ
て、前記閾値制御層の端部から間隔をおいて、かつ前記
ゲートバリア層表面から前記チャネル層に達するように
形成されたソース／ドレイン領域と、前記ソース／ドレ
イン領域上に形成されたソース／ドレイン電極とを有す
ることを特徴とする半導体装置によって解決され、第２
の発明である、半絶縁性基板上のチャネル層と、前記チ
ャネル層上に形成された、前記チャネル層より電子親和
力の小さい一導電型のキャリア供給層と、前記キャリア
供給層上に形成された、前記キャリア供給層より電子親
和力の小さいゲートバリア層と、前記ゲートバリア層上
に部分的に形成された反対導電型の閾値制御層と、前記
閾値制御層上のゲート電極と、前記閾値制御層の両側で
あって、前記閾値制御層の端部から間隔をおいて、かつ
前記ゲートバリア層表面から前記チャネル層に達するよ
うに形成されたソース／ドレイン領域と、前記ソース／
ドレイン領域上に形成されたソース／ドレイン電極とを
有することを特徴とする半導体装置によって解決され、
第３の発明である、半絶縁性基板上のチャネル層と、前
記チャネル層上に形成された、前記チャネル層より電子
親和力の小さい一導電型のキャリア供給層と、前記キャ
リア供給層上に部分的に形成された、前記キャリア供給
層より電子親和力の小さいゲートバリア層と、前記ゲー
トバリア層上に形成された反対導電型の閾値制御層と、
前記閾値制御層上に形成されたゲート電極と、前記ゲー
ト電極の両側であって、前記閾値制御層の端部から間隔
をおいて前記キャリア供給層上に形成されたソース／ド
レイン電極とを有することを特徴とする半導体装置によ
って解決され、第４の発明である、前記キャリア供給層
の不純物濃度及び前記閾値制御層の不純物濃度のうち少
なくともいずれかにより閾値電圧を制御することを特徴
とする第１乃至第３の発明のいずれかに記載の半導体装
置によって解決される。
である、半絶縁性基板上の一導電型のキャリア供給層
と、前記キャリア供給層上に形成された、前記キャリア
供給層より電子親和力の大きいチャネル層と、前記チャ
ネル層上に形成された、前記チャネル層より電子親和力
の小さいゲートバリア層と、前記ゲートバリア層上に部
分的に形成された反対導電型の閾値制御層と、前記閾値
制御層上のゲート電極と、前記閾値制御層の両側であっ
て、前記閾値制御層の端部から間隔をおいて、かつ前記
ゲートバリア層表面から前記チャネル層に達するように
形成されたソース／ドレイン領域と、前記ソース／ドレ
イン領域上に形成されたソース／ドレイン電極とを有す
ることを特徴とする半導体装置によって解決され、第２
の発明である、半絶縁性基板上のチャネル層と、前記チ
ャネル層上に形成された、前記チャネル層より電子親和
力の小さい一導電型のキャリア供給層と、前記キャリア
供給層上に形成された、前記キャリア供給層より電子親
和力の小さいゲートバリア層と、前記ゲートバリア層上
に部分的に形成された反対導電型の閾値制御層と、前記
閾値制御層上のゲート電極と、前記閾値制御層の両側で
あって、前記閾値制御層の端部から間隔をおいて、かつ
前記ゲートバリア層表面から前記チャネル層に達するよ
うに形成されたソース／ドレイン領域と、前記ソース／
ドレイン領域上に形成されたソース／ドレイン電極とを
有することを特徴とする半導体装置によって解決され、
第３の発明である、半絶縁性基板上のチャネル層と、前
記チャネル層上に形成された、前記チャネル層より電子
親和力の小さい一導電型のキャリア供給層と、前記キャ
リア供給層上に部分的に形成された、前記キャリア供給
層より電子親和力の小さいゲートバリア層と、前記ゲー
トバリア層上に形成された反対導電型の閾値制御層と、
前記閾値制御層上に形成されたゲート電極と、前記ゲー
ト電極の両側であって、前記閾値制御層の端部から間隔
をおいて前記キャリア供給層上に形成されたソース／ド
レイン電極とを有することを特徴とする半導体装置によ
って解決され、第４の発明である、前記キャリア供給層
の不純物濃度及び前記閾値制御層の不純物濃度のうち少
なくともいずれかにより閾値電圧を制御することを特徴
とする第１乃至第３の発明のいずれかに記載の半導体装
置によって解決される。
【００１２】本発明に係る半導体装置においては、一導
電型のキャリア供給層と、ゲート電極下に部分的に形成
された反対導電型の閾値制御層とを有している。従っ
て、ゲート電極下では反対導電型の閾値制御層により、
ｎ型チャネルの場合伝導帯の底のエネルギレベル
（ＥC ）がフェルミレベル（ＥF ）よりも高くなって、
電子が空乏化するとともに、ゲート電極の周辺部のチャ
ネル層では伝導帯の底のエネルギレベル（ＥC ）がフェ
ルミレベル（ＥF ）よりも低くなってキャリア供給層か
ら供給された電子が蓄積する。また、ｐ型チャネルの場
合も、ｎ型チャネルの場合と同じように、価電子帯の頂
上のエネルギレベル（ＥV ）がフェルミレベル（ＥF ）
よりも低くなって、ホールが空乏化するとともに、ゲー
ト電極の周辺部のチャネル層では価電子帯の頂上のエネ
ルギレベル（ＥV ）がフェルミレベル（ＥF ）よりも高
くなってキャリア供給層から供給されたホールが蓄積す
る。
電型のキャリア供給層と、ゲート電極下に部分的に形成
された反対導電型の閾値制御層とを有している。従っ
て、ゲート電極下では反対導電型の閾値制御層により、
ｎ型チャネルの場合伝導帯の底のエネルギレベル
（ＥC ）がフェルミレベル（ＥF ）よりも高くなって、
電子が空乏化するとともに、ゲート電極の周辺部のチャ
ネル層では伝導帯の底のエネルギレベル（ＥC ）がフェ
ルミレベル（ＥF ）よりも低くなってキャリア供給層か
ら供給された電子が蓄積する。また、ｐ型チャネルの場
合も、ｎ型チャネルの場合と同じように、価電子帯の頂
上のエネルギレベル（ＥV ）がフェルミレベル（ＥF ）
よりも低くなって、ホールが空乏化するとともに、ゲー
ト電極の周辺部のチャネル層では価電子帯の頂上のエネ
ルギレベル（ＥV ）がフェルミレベル（ＥF ）よりも高
くなってキャリア供給層から供給されたホールが蓄積す
る。
【００１３】これにより、第１及び第２の発明のソース
／ドレイン領域或いは第３の発明のソース／ドレイン電
極を、部分的に形成されたゲート電極、閾値制御層或い
はゲートバリア層の端部から離した場合でも、それらの
間の領域のチャネル層にはキャリアが蓄積することにな
る。従って、寄生抵抗を低減し、かつゲートリーク電流
を小さく、或いはゲート耐圧を向上させることができ
る。
／ドレイン領域或いは第３の発明のソース／ドレイン電
極を、部分的に形成されたゲート電極、閾値制御層或い
はゲートバリア層の端部から離した場合でも、それらの
間の領域のチャネル層にはキャリアが蓄積することにな
る。従って、寄生抵抗を低減し、かつゲートリーク電流
を小さく、或いはゲート耐圧を向上させることができ
る。
【００１４】一方、ゲート電極下のチャネル層ではキャ
リアが空乏化するので、ノーマリオフ型のＦＥＴを実現
できる。
リアが空乏化するので、ノーマリオフ型のＦＥＴを実現
できる。
【００１５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （第１の実施の形態）図１（ａ）〜（ｄ）、図２
（ａ），（ｂ）は、本発明の第１の実施の形態に係るＦ
ＥＴの製造方法について示す断面図である。
いて図面を参照しながら説明する。 （第１の実施の形態）図１（ａ）〜（ｄ）、図２
（ａ），（ｂ）は、本発明の第１の実施の形態に係るＦ
ＥＴの製造方法について示す断面図である。
【００１６】まず、図１（ａ）に示すように、ＧａＡｓ
からなる半絶縁性基板２１上に、分子線エピタキシ（Ｍ
ＢＥ）法により、ｎ型不純物Ｓｉを５×１０18ｃｍ-3程
度含む膜厚約２ｎｍのＧａＡｓ膜からなるキャリア供給
層２２と、キャリア供給層２２よりも電子親和力が大き
い膜厚約１０ｎｍのノンドープのInx Ga1-x As膜（ｘ＝
０．２）からなるチャネル層２３と、チャネル層２３よ
りも電子親和力が小さい膜厚約２０ｎｍのノンドープの
Aly Ga1-y As膜（ｙ＝０．３）からなるゲートバリア層
２４と、ｐ型不純物Ｃを３×１０18ｃｍ-3含む膜厚約２
０ｎｍのＧａＡｓ膜からなる閾値制御層２５とをこの順
に堆積する。基板２１及び各層２２〜２５の電子親和力
χeB，χeca ，χech ，χeGB ，χeSC の関係を図３に
示す。ここで、Ｅｃは伝導帯の底のエネルギ、Ｅｖは価
電子帯の頂上のエネルギ、ＥF はフェルミエネルギを示
す。
からなる半絶縁性基板２１上に、分子線エピタキシ（Ｍ
ＢＥ）法により、ｎ型不純物Ｓｉを５×１０18ｃｍ-3程
度含む膜厚約２ｎｍのＧａＡｓ膜からなるキャリア供給
層２２と、キャリア供給層２２よりも電子親和力が大き
い膜厚約１０ｎｍのノンドープのInx Ga1-x As膜（ｘ＝
０．２）からなるチャネル層２３と、チャネル層２３よ
りも電子親和力が小さい膜厚約２０ｎｍのノンドープの
Aly Ga1-y As膜（ｙ＝０．３）からなるゲートバリア層
２４と、ｐ型不純物Ｃを３×１０18ｃｍ-3含む膜厚約２
０ｎｍのＧａＡｓ膜からなる閾値制御層２５とをこの順
に堆積する。基板２１及び各層２２〜２５の電子親和力
χeB，χeca ，χech ，χeGB ，χeSC の関係を図３に
示す。ここで、Ｅｃは伝導帯の底のエネルギ、Ｅｖは価
電子帯の頂上のエネルギ、ＥF はフェルミエネルギを示
す。
【００１７】次いで、図１（ｂ）に示すように、閾値制
御層２５上にＷＳｉ膜を形成した後、パターニングし、
ゲート電極２６を形成する。次に、図１（ｃ）に示すよ
うに、ゲート電極２６をマスクとして閾値制御層２５を
エッチングし、ゲート電極２６の下に閾値制御層２５ａ
を残す。次いで、図１（ｄ）に示すように、レジスト膜
をパターニングしてマスク２７を形成し、ドーズ量１×
１０15ｃｍ-2、加速電圧５０ｋｅＶで、マスク２７に従
ってｎ型不純物Ｓｉをイオン注入する。イオン注入層２
８ａ，２８ｂは、ゲート電極２６の両側であってゲート
電極２６と接触しないようにゲート電極２６の端部から
間隔をおいて、かつゲートバリア層２４表面から少なく
ともチャネル層２３に達するように形成される。なお、
図１（ｄ）の場合、半絶縁性基板２１達するようにイオ
ン注入している。
御層２５上にＷＳｉ膜を形成した後、パターニングし、
ゲート電極２６を形成する。次に、図１（ｃ）に示すよ
うに、ゲート電極２６をマスクとして閾値制御層２５を
エッチングし、ゲート電極２６の下に閾値制御層２５ａ
を残す。次いで、図１（ｄ）に示すように、レジスト膜
をパターニングしてマスク２７を形成し、ドーズ量１×
１０15ｃｍ-2、加速電圧５０ｋｅＶで、マスク２７に従
ってｎ型不純物Ｓｉをイオン注入する。イオン注入層２
８ａ，２８ｂは、ゲート電極２６の両側であってゲート
電極２６と接触しないようにゲート電極２６の端部から
間隔をおいて、かつゲートバリア層２４表面から少なく
ともチャネル層２３に達するように形成される。なお、
図１（ｄ）の場合、半絶縁性基板２１達するようにイオ
ン注入している。
【００１８】次に、図２（ａ）に示すように、温度８０
０℃でアニールし、ゲートバリア層２４表面から半絶縁
性基板２１に達するソース／ドレイン領域２８ａ，２８
ｂを形成する。次いで、膜厚５０ｎｍのＡｕＧｅ膜と膜
厚３００ｎｍのＡｕ膜を堆積してパターニングし、ソー
ス／ドレイン領域２８ａ，２８ｂ上にソース／ドレイン
電極２９ａ，２９ｂを形成する。
０℃でアニールし、ゲートバリア層２４表面から半絶縁
性基板２１に達するソース／ドレイン領域２８ａ，２８
ｂを形成する。次いで、膜厚５０ｎｍのＡｕＧｅ膜と膜
厚３００ｎｍのＡｕ膜を堆積してパターニングし、ソー
ス／ドレイン領域２８ａ，２８ｂ上にソース／ドレイン
電極２９ａ，２９ｂを形成する。
【００１９】以上のようにして形成されたＦＥＴは凡そ
−０．５Ｖの閾値電圧となる。エネルギバンド図を図４
（ａ），（ｂ）に示す。図４（ａ）はIII-III 線断面を
示し、図４（ｂ）はIV-IV 線断面を示す。図４（ａ），
（ｂ）中、実線はゲート電圧（ＶG ）を印加しない場合
を示し、点線はゲート電圧（ＶG ）を印加した場合を示
す。
−０．５Ｖの閾値電圧となる。エネルギバンド図を図４
（ａ），（ｂ）に示す。図４（ａ）はIII-III 線断面を
示し、図４（ｂ）はIV-IV 線断面を示す。図４（ａ），
（ｂ）中、実線はゲート電圧（ＶG ）を印加しない場合
を示し、点線はゲート電圧（ＶG ）を印加した場合を示
す。
【００２０】ゲート電極２６の下のチャネル層２３で
は、図４（ａ）に示すように、閾値制御層２５ａが介在
することによりＥｃがＥF よりも高く持ち上げられ、チ
ャネル層には電子が空乏化する。即ち、ゲート電圧（Ｖ
G ）を印加しないときにノーマリオフの状態になってい
る。ゲート電圧（ＶG ）を印加することにより、Ｅｃが
ＥF より低くなり、チャネル層２３に電子が供給されて
ソース／ドレイン電極２９ａ，２９ｂ間に電流が流れ
る。
は、図４（ａ）に示すように、閾値制御層２５ａが介在
することによりＥｃがＥF よりも高く持ち上げられ、チ
ャネル層には電子が空乏化する。即ち、ゲート電圧（Ｖ
G ）を印加しないときにノーマリオフの状態になってい
る。ゲート電圧（ＶG ）を印加することにより、Ｅｃが
ＥF より低くなり、チャネル層２３に電子が供給されて
ソース／ドレイン電極２９ａ，２９ｂ間に電流が流れ
る。
【００２１】また、ソース／ドレイン領域２８ａ，２８
ｂをゲート電極２６の端部から離したときでもそれらの
間のチャネル層２３では、図４（ｂ）に示すように、ゲ
ート電圧を印加しないときにキャリア供給層２２から供
給された電子が存在する。このため、ＦＥＴの寄生抵抗
は低くなる。従って、第１の実施の形態のＦＥＴによれ
ば、寄生抵抗を低減し、かつゲートリーク電流を小さ
く、或いはゲート耐圧を向上させることができる。
ｂをゲート電極２６の端部から離したときでもそれらの
間のチャネル層２３では、図４（ｂ）に示すように、ゲ
ート電圧を印加しないときにキャリア供給層２２から供
給された電子が存在する。このため、ＦＥＴの寄生抵抗
は低くなる。従って、第１の実施の形態のＦＥＴによれ
ば、寄生抵抗を低減し、かつゲートリーク電流を小さ
く、或いはゲート耐圧を向上させることができる。
【００２２】なお、第１の実施の形態ではチャネル層２
３のInx Ga1-x As膜の組成ｘを０．２とし、ゲートバリ
ア層２４のAly Ga1-y As膜の組成ｙを０．３としている
が、電子親和力χech ，χeGB や閾値電圧等を考慮して
適宜変えてもよい。また、閾値電圧等を調整するため、
キャリア供給層２２や閾値制御層２５ａの不純物濃度を
適宜変えることが可能である。
３のInx Ga1-x As膜の組成ｘを０．２とし、ゲートバリ
ア層２４のAly Ga1-y As膜の組成ｙを０．３としている
が、電子親和力χech ，χeGB や閾値電圧等を考慮して
適宜変えてもよい。また、閾値電圧等を調整するため、
キャリア供給層２２や閾値制御層２５ａの不純物濃度を
適宜変えることが可能である。
【００２３】更に、第１の実施の形態ではｎチャネルＦ
ＥＴに適用しているが、ｐチャネルＦＥＴに適用するこ
とも可能である。キャリア供給層２２、閾値制御層２５
ａ及びソース／ドレイン領域２８ａ，２８ｂそれぞれの
導電型を逆にすることで、ｎチャネルＦＥＴと同じよう
に、寄生抵抗を低減し、かつゲートリーク電流を小さ
く、或いはゲート耐圧を向上させることができる。この
場合、エネルギバンド図は図５（ａ），（ｂ）に示すよ
うになる。図５（ａ）はゲート電極下のものであり、図
５（ｂ）はソース／ドレイン領域とゲート電極の間の領
域のものである。
ＥＴに適用しているが、ｐチャネルＦＥＴに適用するこ
とも可能である。キャリア供給層２２、閾値制御層２５
ａ及びソース／ドレイン領域２８ａ，２８ｂそれぞれの
導電型を逆にすることで、ｎチャネルＦＥＴと同じよう
に、寄生抵抗を低減し、かつゲートリーク電流を小さ
く、或いはゲート耐圧を向上させることができる。この
場合、エネルギバンド図は図５（ａ），（ｂ）に示すよ
うになる。図５（ａ）はゲート電極下のものであり、図
５（ｂ）はソース／ドレイン領域とゲート電極の間の領
域のものである。
【００２４】（第２の実施の形態）図６は第２の実施の
形態に係るＦＥＴについて示す断面図である。第２の実
施の形態に係るＦＥＴにおいて、第１の実施の形態と異
なるところは、ｎ型のキャリア供給層３３がチャネル層
３２とゲートバリア層３４の間に介在していることであ
る。
形態に係るＦＥＴについて示す断面図である。第２の実
施の形態に係るＦＥＴにおいて、第１の実施の形態と異
なるところは、ｎ型のキャリア供給層３３がチャネル層
３２とゲートバリア層３４の間に介在していることであ
る。
【００２５】なお、図６において、他の符号３１はＧａ
Ａｓからなる半絶縁性基板であり、３５はゲート電極３
７の下に部分的に形成されたｐ型の閾値制御層である。
３６ａ，３６ｂはゲート電極３７の両側であってゲート
電極３７と接触しないようにゲート電極３７の端部から
間隔をおいて、かつゲートバリア層２４から半絶縁性基
板２１に達するように形成されたｎ型のソース／ドレイ
ン領域である。３８ａ，３８ｂはソース／ドレイン領域
３６ａ，３６ｂ上に形成されたソース／ドレイン電極で
ある。
Ａｓからなる半絶縁性基板であり、３５はゲート電極３
７の下に部分的に形成されたｐ型の閾値制御層である。
３６ａ，３６ｂはゲート電極３７の両側であってゲート
電極３７と接触しないようにゲート電極３７の端部から
間隔をおいて、かつゲートバリア層２４から半絶縁性基
板２１に達するように形成されたｎ型のソース／ドレイ
ン領域である。３８ａ，３８ｂはソース／ドレイン領域
３６ａ，３６ｂ上に形成されたソース／ドレイン電極で
ある。
【００２６】この場合にも、第１の実施の形態と同様
に、ゲート電極３７の下のチャネル層３２では、ｐ型の
閾値制御層３５が介在することによりＥｃがＥF よりも
高く持ち上げられてチャネル層３２の電子が空乏化する
ため、ゲート電圧（ＶG ）を印加しないときにノーマリ
オフの状態になっている。ゲート電圧（ＶG ）を印加し
たとき、ＥｃがＥF より低くなり、チャネル層３２に電
子が供給されてソース／ドレイン電極３８ａ，３８ｂ間
に電流が流れる。
に、ゲート電極３７の下のチャネル層３２では、ｐ型の
閾値制御層３５が介在することによりＥｃがＥF よりも
高く持ち上げられてチャネル層３２の電子が空乏化する
ため、ゲート電圧（ＶG ）を印加しないときにノーマリ
オフの状態になっている。ゲート電圧（ＶG ）を印加し
たとき、ＥｃがＥF より低くなり、チャネル層３２に電
子が供給されてソース／ドレイン電極３８ａ，３８ｂ間
に電流が流れる。
【００２７】また、ソース／ドレイン領域３６ａ，３６
ｂをゲート電極３７の端部から離したときでもそれらの
間のチャネル層３２では、ゲート電圧を印加しないとき
にｎ型のキャリア供給層３３から供給された電子が存在
する。このため、ＦＥＴの寄生抵抗は低くなる。従っ
て、第２の実施の形態のＦＥＴによれば、寄生抵抗を低
減し、かつゲートリーク電流を小さく、或いはゲート耐
圧を向上させることができる。
ｂをゲート電極３７の端部から離したときでもそれらの
間のチャネル層３２では、ゲート電圧を印加しないとき
にｎ型のキャリア供給層３３から供給された電子が存在
する。このため、ＦＥＴの寄生抵抗は低くなる。従っ
て、第２の実施の形態のＦＥＴによれば、寄生抵抗を低
減し、かつゲートリーク電流を小さく、或いはゲート耐
圧を向上させることができる。
【００２８】（第３の実施の形態）図７は第３の実施の
形態に係るＦＥＴについて示す断面図である。
形態に係るＦＥＴについて示す断面図である。
【００２９】第３の実施の形態に係るＦＥＴにおいて、
第２の実施の形態と異なるところは、ゲートバリア層４
４がゲート電極４６の下のｐ型の閾値制御層４５の下に
部分的に形成されていることである。また、ｎ型のキャ
リア供給層４３上に直接ソース／ドレイン電極４７ａ，
４７ｂが形成されてオーミックコンタクトがとられるた
め、ソース／ドレイン領域は形成されていない。なお、
図７において、他の符号４１はＧａＡｓからなる半絶縁
性基板であり、４２は半絶縁性基板４１上のチャネル層
である。
第２の実施の形態と異なるところは、ゲートバリア層４
４がゲート電極４６の下のｐ型の閾値制御層４５の下に
部分的に形成されていることである。また、ｎ型のキャ
リア供給層４３上に直接ソース／ドレイン電極４７ａ，
４７ｂが形成されてオーミックコンタクトがとられるた
め、ソース／ドレイン領域は形成されていない。なお、
図７において、他の符号４１はＧａＡｓからなる半絶縁
性基板であり、４２は半絶縁性基板４１上のチャネル層
である。
【００３０】この場合も、ソース／ドレイン電極４７
ａ，４７ｂをゲート電極４６の端部から離したときで
も、第１及び第２の実施の形態と同じように、それらの
間のチャネル層４２にキャリアが蓄積されるため、ゲー
トリーク電流を小さく、或いはゲート耐圧を向上させつ
つ、ＦＥＴの寄生抵抗を低減することができる。なお、
第２〜第３の実施の形態ではｎチャネルＦＥＴに適用し
ているが、ｐチャネルＦＥＴに適用することも可能であ
る。キャリア供給層３３，４３、閾値制御層３５，４５
及びソース／ドレイン領域３６ａ，３６ｂそれぞれの導
電型を逆にすることで、寄生抵抗を低減し、かつゲート
リーク電流を小さく、或いはゲート耐圧を向上させるこ
とができる。
ａ，４７ｂをゲート電極４６の端部から離したときで
も、第１及び第２の実施の形態と同じように、それらの
間のチャネル層４２にキャリアが蓄積されるため、ゲー
トリーク電流を小さく、或いはゲート耐圧を向上させつ
つ、ＦＥＴの寄生抵抗を低減することができる。なお、
第２〜第３の実施の形態ではｎチャネルＦＥＴに適用し
ているが、ｐチャネルＦＥＴに適用することも可能であ
る。キャリア供給層３３，４３、閾値制御層３５，４５
及びソース／ドレイン領域３６ａ，３６ｂそれぞれの導
電型を逆にすることで、寄生抵抗を低減し、かつゲート
リーク電流を小さく、或いはゲート耐圧を向上させるこ
とができる。
【００３１】
【発明の効果】以上のように、本発明に係る半導体装置
においては、一導電型のキャリア供給層と、ゲート電極
下に部分的に形成された反対導電型の閾値制御層とを有
している。従って、ゲート電極下のチャネル層ではキャ
リアが空乏化するとともに、ゲート電極の周辺部のチャ
ネル層ではキャリアが蓄積する。
においては、一導電型のキャリア供給層と、ゲート電極
下に部分的に形成された反対導電型の閾値制御層とを有
している。従って、ゲート電極下のチャネル層ではキャ
リアが空乏化するとともに、ゲート電極の周辺部のチャ
ネル層ではキャリアが蓄積する。
【００３２】これにより、ソース／ドレイン領域或いは
ソース／ドレイン電極を、部分的に形成されたゲート電
極、閾値制御層或いはゲートバリア層の端部から離した
場合でも、それらの間の領域のチャネル層にはキャリア
が蓄積することになる。従って、寄生抵抗を低減し、か
つゲートリーク電流を小さく、或いはゲート耐圧を向上
させることができる。一方、ゲート電極下のチャネル層
ではキャリアが空乏化するので、ノーマリオフ型のＦＥ
Ｔを実現できる。
ソース／ドレイン電極を、部分的に形成されたゲート電
極、閾値制御層或いはゲートバリア層の端部から離した
場合でも、それらの間の領域のチャネル層にはキャリア
が蓄積することになる。従って、寄生抵抗を低減し、か
つゲートリーク電流を小さく、或いはゲート耐圧を向上
させることができる。一方、ゲート電極下のチャネル層
ではキャリアが空乏化するので、ノーマリオフ型のＦＥ
Ｔを実現できる。
【図１】図１（ａ）〜（ｄ）は、本発明の第１の実施の
形態に係るｎ型ＦＥＴの製造方法について示す断面図
（その１）である。
形態に係るｎ型ＦＥＴの製造方法について示す断面図
（その１）である。
【図２】図２（ａ），（ｂ）は、本発明の第１の実施の
形態に係るｎ型ＦＥＴの製造方法について示す断面図
（その２）である。
形態に係るｎ型ＦＥＴの製造方法について示す断面図
（その２）である。
【図３】図３は、本発明の第１の実施の形態に係るｎ型
ＦＥＴを構成する各半導体層の電子親和力を示すエネル
ギバンドの模式図である。
ＦＥＴを構成する各半導体層の電子親和力を示すエネル
ギバンドの模式図である。
【図４】図４（ａ）は、本発明の第１の実施の形態に係
るｎ型ＦＥＴにおけるゲート電極下の半導体層のエネル
ギバンド図であり、図４（ｂ）は、ゲート電極とソース
／ドレイン領域の間の領域の半導体層のエネルギバンド
図である。
るｎ型ＦＥＴにおけるゲート電極下の半導体層のエネル
ギバンド図であり、図４（ｂ）は、ゲート電極とソース
／ドレイン領域の間の領域の半導体層のエネルギバンド
図である。
【図５】図５（ａ）は、本発明の第１の実施の形態に係
るｐ型ＦＥＴにおけるゲート電極下の半導体層のエネル
ギバンド図であり、図５（ｂ）は、ゲート電極とソース
／ドレイン領域の間の領域の半導体層のエネルギバンド
図である。
るｐ型ＦＥＴにおけるゲート電極下の半導体層のエネル
ギバンド図であり、図５（ｂ）は、ゲート電極とソース
／ドレイン領域の間の領域の半導体層のエネルギバンド
図である。
【図６】図６は、本発明の第２の実施の形態に係るｎ型
ＦＥＴについて示す断面図である。
ＦＥＴについて示す断面図である。
【図７】図７は、本発明の第３の実施の形態に係るｎ型
ＦＥＴについて示す断面図である。
ＦＥＴについて示す断面図である。
【図８】図８（ａ）は、従来例に係るｎ型ＦＥＴについ
て示す断面図であり、図８（ｂ），（ｃ）はゲート電極
下、及びゲート電極とソース／ドレイン領域の間の領域
の半導体層のエネルギバンド図である。
て示す断面図であり、図８（ｂ），（ｃ）はゲート電極
下、及びゲート電極とソース／ドレイン領域の間の領域
の半導体層のエネルギバンド図である。
【図９】図９（ａ）は、他の従来例に係るｎ型ＦＥＴに
ついて示す断面図であり、図９（ｂ），（ｃ）はゲート
電極下、及びゲート電極とソース／ドレイン領域の間の
領域の半導体層のエネルギバンド図である。
ついて示す断面図であり、図９（ｂ），（ｃ）はゲート
電極下、及びゲート電極とソース／ドレイン領域の間の
領域の半導体層のエネルギバンド図である。
２１，３１，４１ 半絶縁性基板、 ２２，３３，４３ キャリア供給層、 ２３，３２，４２ チャネル層、 ２４，３４，４４ ゲートバリア層、 ２５，２５ａ，３５，４５ 閾値制御層、 ２６，３７，４６ ゲート電極、 ２７ マスク、 ２８ａ，２８ｂ，３６ａ，３６ｂ ソース／ドレイン領
域、 ２９ａ，２９ｂ，３８ａ，３８ｂ，４７ａ，４７ｂ ソ
ース／ドレイン電極。
域、 ２９ａ，２９ｂ，３８ａ，３８ｂ，４７ａ，４７ｂ ソ
ース／ドレイン電極。
Claims (4)
- 【請求項１】 半絶縁性基板上の一導電型のキャリア供
給層と、 前記キャリア供給層上に形成された、前記キャリア供給
層より電子親和力の大きいチャネル層と、 前記チャネル層上に形成された、前記チャネル層より電
子親和力の小さいゲートバリア層と、 前記ゲートバリア層上に部分的に形成された反対導電型
の閾値制御層と、 前記閾値制御層上のゲート電極と、 前記閾値制御層の両側であって、前記閾値制御層の端部
から間隔をおいて、かつ前記ゲートバリア層表面から前
記チャネル層に達するように形成されたソース／ドレイ
ン領域と、 前記ソース／ドレイン領域上に形成されたソース／ドレ
イン電極とを有することを特徴とする半導体装置。 - 【請求項２】 半絶縁性基板上のチャネル層と、 前記チャネル層上に形成された、前記チャネル層より電
子親和力の小さい一導電型のキャリア供給層と、 前記キャリア供給層上に形成された、前記キャリア供給
層より電子親和力の小さいゲートバリア層と、 前記ゲートバリア層上に部分的に形成された反対導電型
の閾値制御層と、 前記閾値制御層上のゲート電極と、 前記閾値制御層の両側であって、前記閾値制御層の端部
から間隔をおいて、かつ前記ゲートバリア層表面から前
記チャネル層に達するように形成されたソース／ドレイ
ン領域と、 前記ソース／ドレイン領域上に形成されたソース／ドレ
イン電極とを有することを特徴とする半導体装置。 - 【請求項３】 半絶縁性基板上のチャネル層と、 前記チャネル層上に形成された、前記チャネル層より電
子親和力の小さい一導電型のキャリア供給層と、 前記キャリア供給層上に部分的に形成された、前記キャ
リア供給層より電子親和力の小さいゲートバリア層と、 前記ゲートバリア層上に形成された反対導電型の閾値制
御層と、 前記閾値制御層上に形成されたゲート電極と、 前記ゲート電極の両側であって、前記閾値制御層の端部
から間隔をおいて前記キャリア供給層上に形成されたソ
ース／ドレイン電極とを有することを特徴とする半導体
装置。 - 【請求項４】 前記キャリア供給層の不純物濃度及び前
記閾値制御層の不純物濃度のうち少なくともいずれかに
より閾値電圧を制御することを特徴とする請求項１乃至
請求項３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20396796A JPH1050727A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20396796A JPH1050727A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050727A true JPH1050727A (ja) | 1998-02-20 |
Family
ID=16482611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20396796A Pending JPH1050727A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050727A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004273486A (ja) * | 2003-03-05 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2005243727A (ja) * | 2004-02-24 | 2005-09-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2007520884A (ja) * | 2004-01-23 | 2007-07-26 | インターナショナル・レクチファイヤー・コーポレーション | Ｉｉｉ族窒化物電流制御デバイスおよび製造方法 |
| US7629632B2 (en) | 2006-11-15 | 2009-12-08 | Sharp Kabushiki Kaisha | Insulated-gate field effect transistor |
-
1996
- 1996-08-01 JP JP20396796A patent/JPH1050727A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004273486A (ja) * | 2003-03-05 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2007520884A (ja) * | 2004-01-23 | 2007-07-26 | インターナショナル・レクチファイヤー・コーポレーション | Ｉｉｉ族窒化物電流制御デバイスおよび製造方法 |
| JP2005243727A (ja) * | 2004-02-24 | 2005-09-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7629632B2 (en) | 2006-11-15 | 2009-12-08 | Sharp Kabushiki Kaisha | Insulated-gate field effect transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040622 |