JPH10510068A

JPH10510068A - メモリマッピング用回路、システムおよび方法とそれを使用したディスプレイ制御システム

Info

Publication number: JPH10510068A
Application number: JP9515068A
Authority: JP
Inventors: ティー．テイラー，ロナルド
Original assignee: シラスロジック，インコーポレイテッド
Priority date: 1995-09-27
Filing date: 1996-09-27
Publication date: 1998-09-29
Also published as: US6118461A; US6058464A; WO1997014133A2; EP0797820A3; KR980700632A; WO1997014133A3; EP0797820A2; US6025840A

Abstract

(57)【要約】システムマスター１０１、前記マスターに接続されたシステムバス１０２、およびバス１０２に接続された複数のバスインターフェース回路１０６を含む処理システム１００が開示されている。バスインターフェース１０６の第１の１つには、マッピング信号出力とマスターに接続されたマッピング信号入力とが含まれ、第１のバスインターフェース１０６は、マッピング信号入力において前記マスターから受信したマッピングイネーブル信号に応答して、前記マスターにより前記システムバスに供給された少なくとも１つの第１の選択されたアドレスビットをラッチすることに使用できる。第２のバスインターフェース１０６は、バス１０２に接続され、第１のバスインターフェース１０６のマッピング信号出力に接続されたマッピング信号入力を備えており、第２のバスインターフェース１０６は、第２のバスインターフェース１０６のマッピング入力において第１のバスインターフェース１０６から受信した第２のマッピングイネーブル信号に応答して、マスター１０１によりバス１０２に供給された少なくとも１つの第２の選択されたアドレスビットをラッチすることに使用できる。

Description

【発明の詳細な説明】メモリマッピング用回路、システムおよび方法とそれを使用したディスプレイ制御システム発明の技術分野本発明は一般に情報処理システムに関し、より詳細にはディスプレイマッピング回路、システムおよび方法と、それを使用したディスプレイ制御システムに関する。発明の背景ビデオや図形を表示する機能を備えた代表的な処理システムには、中央処理装置（ＣＰＵ）、ＣＰＵバスによってＣＰＵに接続されたディスプレイコントローラ、ＣＰＵバスによってＣＰＵに接続されたシステムメモリ、ローカルバスによってディスプレイコントローラに接続されたフレームバッファ、（クロックドライバや信号変換器などの）周辺回路、ディスプレイドライバ回路およびディスプレイユニットが含まれている。それだけではなく、小数の例を挙げると、システムにはＣＤＲＯＭドライブ、ハードディスクドライブ、フロッピディスクドライブ、プリンタなどを制御するために必要な周辺コントローラを含めることができる。一般にＣＰＵはシステム全体を制御し、ユーザコマンドやシステムメモリから検索したプログラム命令に応答して、ディスプレイユニットに表示されるグラフィックス画像の内容を制御する。たとえば、ビデオグラフィックスアーキテクチャー（ＶＧＡ）コントローラなどのディスプレイコントローラは、ＣＰＵとディスプレイドライバ回路とのインターフェースをとり、ディスプレイの更新動作およびリフレッシュ動作中、フレームバッファとのグラフィックスデータやビデオデータの交換を制御し、フレームバッファメモリの動作を制御し、被写体の（su bject）グラフィックスデータあるいはビデオデータに色の拡張などの追加処理を実行する。フレームバッファは、画像をフィルタリングしたり描いたりする処理動作中に、全ディスプレイフレームの各ピクセルの色やグレイスケール（gray-shade）を定義するグラフィックスデータあるいはビデオデータの語を格納する。ディスプレイのリフレッシュ中、ディスプレイ画面上の対応するディスプレイピクセルが生成すると、この「ピクセルデータ」は、ディスプレイコントローラによってフレームバッファから１ピクセルづつ取り出される。ディスプレイドライバ回路は、ディスプレイコントローラから受信したディジタルデータを、グラフィックスあるいはビデオのディスプレイ画像を発生させるために必要なアナログレベルに変換する。ディスプレイユニットは、処理中のグラフィックスデータやビデオデータによって表わされる情報を転送する画像をユーザに提供する装置ならばどんな形式でもよい。また「ディスプレイ」は、プリンタつまり文書を見たり印刷する装置であってもよい。ＣＰＵが、たとえば、ディスプレイコントローラ、システムメモリあるいは周辺コントローラの１つなど、所与のサブシステムつまり資源と通信するためには、ＣＰＵはそのサブシステムに個別にアドレスを指定する機能を備えていなければならない。現在使用できるシステムでは、ＣＰＵは「グルー（glue）」論理つまり「コア（core」）論理を介して、主としてサブシステムと交信する。普通、グルー（コア）論理は、ソケットまたはボード搭載位置の機能または関数として、ＣＰＵアドレス空間のアドレスのユニーク，固有な集合を各サブシステムに割り当てるようにプログラムされている。コア論理ルート（通路）は、予想されるソケットを介して、選択したソケットへのアクセスを要求する。サブシステムの機能と対応する物理ソケットとは分離できないのであるから、この手法は融通性に欠けている。したがって、たとえばソケットに、あるアドレス空間を持つメモリモジュールを保持することが割り当てられていると、ピンの互換性はあるが、グラフィックスコントローラの機能を持つモジュールをそのソケットに挿入することはできない。ＣＰＵと各種サブシステムとの間の通信が重要であることの一例は、ディスプレイの生成と更新中の場合である。このことが特に正しいのは高速／高解像度ディスプレイシステムの場合であり、この場合には、ディスプレイデータ処理タスクを分散することが望ましい。この場合、ディスプレイ更新機能とそのディスプレイ制御機能を実施するのに要求されるとおり、ＣＰＵは各種処理資源のそれぞれに効率的にアクセスできなければならない。これが実行されると、サブシステムがディスプレイリフレッシュなどの簡単なタスクを実行することができ、ＣＰＵをもっと重要なタスクの実行に使用することができる。このように、情報処理システムにおいては、各種の処理、制御およびメモリに関する資源と通信する回路、システムおよび方法に対する必要性が起こる。特にかかる回路、システムおよび方法を、高速／高解像度ディスプレイシステムを実現するために必要な資源の制御に適用できなければならない。発明の要約一般に本発明の原理は、汎用マイクロプロセッサなどのシステムマスターが、複数のサブシステムのアドレス空間をマッピングできることを考慮している。特にこれらの原理は、マスターが各サブシステムにユニークなアドレス指定プレフィックスを割り当てることができるようにして、ソケットの割り当てつまりボード位置と関係なく、このようなサブシステムが独立にアドレス指定されることを可能にする。特に有利な点は、ディスプレイ画面のそれぞれの領域に表示される画像を独立に発生させるために複数のディスプレイコントローラを使用できるように、ディスプレイシステムを組み立てることができることである。本発明の原理を使用した第１の実施例によれば、システムマスター、システムバス、および前記システムバスに接続された複数のディスプレイ制御サブシステムを含むディスプレイ制御システムが提供されており、前記ディスプレイ制御サブシステムのそれぞれは、関連するディスプレイ装置のディスプレイ画面上の対応する領域に画像を表示することを制御する。本発明の原理を使用した第２の実施例によれば、システムマスター、マスターに接続されたシステムバス、および第１と第２のバスインターフェースを含む処理システムが提供されている。第１のバスインターフェースはバスに接続され、マッピング信号出力と、マスターに接続されたマッピング信号入力とを備えている。第１のバスインターフェースは、マッピング信号入力においてマスターから受信したマッピングイネーブル信号に応答して、マスターによりシステムバスに供給された少なくとも１つの第１の選択されたアドレスビットをラッチする。第２のバスインターフェースはバスに接続され、第１のバスインターフェースのマッピング信号出力に接続されたマッピング信号入力を備えている。第２のバスインターフェースは、第２のバスインターフェースのマッピング入力において、第１のバスインターフェースから受信した第２のマッピングイネーブル信号に応答して、マスターによりバスに供給された少なくとも１つの第２の選択されたアドレスビットをラッチする。本発明の原理を使用した第３の実施例によれば、システムマスター、マスターに接続されたシステムバス、および第１と第２のサブシステムを含むディスプレイ制御システムを提供されている。第１のサブシステムは、第１のバスインターフェースと第１の処理資源とを含み、第１のバスインターフェースは、バスに供給されたアドレスおよびデータを第１の資源に選択的に接続する。また第１のバスインターフェースは、マッピング出力とマスターに接続されたマッピング入力とを備えている。第１のサブシステムのマッピングが完了すると、第１のバスインターフェースは、マッピング信号入力においてマスターから受信したマッピングイネーブル信号に応答して、マスターによりシステムバスに供給されたアドレスプレフィックスをラッチすることに使用できる。また第１のサブシステムのマッピングが完了すると、第１のバスサブシステムは、マッピング出力にマッピングイネーブル信号を出力することに使用できる。第２のサブシステムは、第２のバスインターフェースと第２の処理資源とを備え、第２のバスインターフェースは、バスに供給されたアドレスおよびデータを第２の資源に接続する。また第２のサブシステムは、第１のバスインターフェースのマッピング信号出力に接続されたマッピング信号入力を備えている。第２のバスインターフェースは、マッピング信号入力において第１のバスインターフェースのマッピング出力から受信した第２のマッピングイネーブル信号に応答して、マスターによりバスに供給された第２のアドレスプレフィックスをラッチする。また本発明の原理は、複数のサブシステムを含むシステムにおけるアドレスマッピングの方法に具体化されている。サブシステムの第１の１つには初期アドレス（initial address）が供給され、この第１のアドレスには少なくとも１つのプレフィックスビットが含まれている。マッピング制御信号によって、少なくともこのプレフィックスビットは第１のサブシステムにラッチされる。つぎに第２の初期アドレスがサブシステムの第２の１つに供給され、この第２のアドレスには、第１のアドレスの少なくとも１つのプレフィックスビットとは異なる少なくとも１つのプレフィックスビットが含まれている。第１のサブシステムから受信した第２のマッピング制御信号によって、少なくともこの第２のプレフィックスビットは第２のサブシステムにラッチされる。本発明の諸原理は、従来の技術に実質的な利点を提供する。特に、システムマスターは、それぞれが大きさの判らないアドレスベースを持つ、１つまたはそれ以上の関連するサブシステムのアドレスをマッピングすることができる。さらに、アドレスマッピングはもはやサブシステムに割り当てられたソケット／ボード位置に依存しない。その上、これらの原理は、複数のディスプレイコントローラやフレームバッファがディスプレイ画面の対応する領域を独立してドライブするために使用されるシステムを組み立てることを可能にしている。かかる使用方法は、高速／高解像度ディスプレイシステムの設計や実現に特に有利である。前述したことは、以下に述べる本発明の詳細な説明をよりよく理解できるように、本発明の特徴や技術的利点の概要を非常に広範囲に説明している。本発明の請求の範囲の主題を形成する、本発明の特徴や利点を追加して以下に説明する。当業者は、ここに開示した考え方や特定の実施例は、本発明と同じ目的を実現する他の構造体を修正したり設計したりする基本として容易に利用できることを理解されたい。また当業者は、かかる等価な構造体は、添付の請求の範囲に述べられている本発明の本質と範囲から逸脱していないことを認識されたい。図面の簡単な説明本発明およびその利点をよりよく理解するために、添付の図面とともに以下の説明を参照されたい。添付の図面中、第１図は、本発明の原理を具体化するディスプレイ処理システムのブロック図である。第２Ａ図および第２Ｂ図は、第１図に示すディスプレイシステムのような、本発明の原理を具体化するディスプレイ処理システムに制御されたディスプレイ装置のディスプレイ画面を描いた図である。第３図は、本発明の原理を具体化する汎用情報処理システムの機能ブロック図である。発明の詳細な説明本発明の原理およびその利点は、第１図から第３図に描かれた例示用実施例を参照することにより最も良く理解される。図面中、同様な参照番号は同様な部分を示す。第１図は、本発明にしたがってグラフィックスデータやビデオデータの表示を制御する処理システム１００の一部の高水準な機能ブロック図である。システム１００には、ホストコンピュータシステムつまり中央処理装置１０１、ＣＰＵローカルバス１０２および複数の独立したディスプレイ制御ユニット（サブシステム）１０３が含まれている。第１図には、説明のため２つのディスプレイ制御ユニット１０３が示されているが、ディスプレイ制御ユニット１０３の正確な数は、特定の実現のための条件によって１つから多数の間で変化する。それぞれ独立したディスプレイ制御ユニット１０３には、ディスプレイコントローラ１０４、フレームバッファ１０５およびバスインターフェース１０６が含まれている。各ディスプレイ制御ユニット１０３を１個の集積回路チップにつくることが望ましいが、集積回路にすることが本発明を実現するための要求条件ではない。少なくともディスプレイコントローラ１０４およびフレームバッファ１０５を１個のチップに実現するために適したアーキテクチャーの１つは、１９９５年１２月５日に発行され、共通譲渡された米国特許第５，４７３，５７３号、同出願シリアル番号第０８／２３９，６０８号に説明されている。またシステムメモリシステム１０８はバス１０２に接続され、システムメモリ１０７を構成する１つまたはそれ以上のメモリ素子とともにバスインターフェース１０６を含んでいる。システム１００は、ディジタルアナログ変換器／色パレット（ルックアップテーブル）１０９およびディスプレイ装置１１０をさらに含んでいる。ホストコンピュータ１０１は、システム１００の全体的動作を制御する「マスター」である。特に、ホストコンピュータ１０１は、各種のデータ処理機能を実行し、ユーザコマンドやアプリケーションソフトウエアの実行に応答して、ディスプレイユニット１０７に表示されるグラフィックスデータの内容を決定する。ホストコンピュータ１０１は、たとえば、インテルのペンチュームクラスのマイクロプロセッサなど、システムコントローラ、あるいはスタンドアローンのコンピュータシステムのような、汎用マイクロプロセッサ（ＣＰＵ）である。ホストコンピュータ１０１は、ＣＰＵローカルバス１０２を介して、たとえば特殊なバスや汎用バス、およびマッピング制御信号（ＭＡＰ）を送るラインなど、システム１００の残りの装置と交信する。ディスプレイコントローラ１０４は、選択されたタイプのディスプレイユニットやディスプレイ解像度をドライブするのに適したいくつかの市販のディスプレイコントローラのどれか１つでよい。たとえば、ディスプレイコントローラ１０４は、ＶＧＡコントローラ、ＬＣＤコントローラあるいはプラズマディスプレイコントローラでもよい。ディスプレイコントローラ１０４は、バス１０２を介してホストコンピュータ１０１からデータ、命令およびアドレスを受信する。一般に各ディスプレイコントローラ１０４は、画面のリフレッシュを制御し、線描き、多角形の塗りつぶし（fills）、色空間の変換、ディスプレイデータの内挿とズーミング、およびビデオストリーミングなど、限られた数のグラフィックス機能を実行し、電力管理などツール的雑用（ministerial chores）を処理する。以下に考察すること以外にも、システムメモリシステム１０８は、従来のシステムメモリとして機能する。特にシステムメモリ１０７は、アプリケーションプログラムや、各種処理機能の実行中にホスト１０１が必要とするその他のデータおよび命令を格納するために使用される。システムメモリ１０７は、望ましくは、ダイナミックランダムアクセスメモリ素子（ＤＲＡＭ）から構成されるが、その全部あるいは一部のいずれかをスタティックランダムアクセスメモリ素子（ＳＲＡＭ）から構成してもよい。またシステムメモリ１０７は、オフプロセッサ（Ｌ２）キャッシュメモリを含むことができる。ディジタルアナログ変換器／パレット（ディスプレイドライバ）１０９は、コントローラ１０４からディジタルデータを受信し、これに応答してディスプレイ１１０をドライブするアナログデータを出力する。システム１００を特殊な設計にしたり特殊な実施をすると、ＤＡＣ１０６は、ＹＵＶからＲＧＢフォーマットへの変換回路や、Ｘ方向およびＹ方向のズーミング回路などいくつかのオプションを含むことができる。ディスプレイ１１０は、たとえば、ＣＲＴユニット、液晶ディスプレイ、エレクトロルミネッセンズディスプレイ、プラズマディスプレイ、あるいは複数のピクセルとして画面に画像を表示するディスプレイ装置の他のタイプでもよい。別の実施例では、「ディスプレイ」１１０は、レーザプリンタあるいは同様な文書を見たり印刷する装置など、別の形式の出力装置でもよい。本発明の原理によれば、ディスプレイ装置１１０の画面のそれぞれの領域のディスプレイデータを制御する責任を、各ディスプレイ制御ユニット１０３に割り当てることができる。第２Ａ図において、ディスプレイ画面はオーバラッピングしない１２個の領域に分割されている。この場合、システム１００には、１２個の画面領域のそれぞれに１つある１２個のディスプレイユニット（サブシステム）１０３が含まれている。画面領域の数とこれに対応するディスプレイ制御ユニット（装置）１０３の数は、希望するディスプレイ解像度、ディスプレイ画面の大きさおよび、特に、希望するディスプレイ発生速度などの要因に依存して、アプリケーションごとにそれぞれ変化する。各バスインターフェース１０６には、対応するユニット１０３をユニークに識別する１つまたはそれ以上のアドレスビット（プレフィックスビット）を保持するプログラマブルプレフィックスレジスタが含まていれる。考察を進めるため、各サブシステム１０３／１０８には１つのアドレス集合に関連するアドレス空間があるものと想定されたい。所与のサブシステムを正しくアドレス指定するために必要なアドレスの数および長さは、そのサブシステムのアドレス空間の大きさに依存して変更する。好適実施例における各アドレスには、１つまたはそれ以上の上位のアドレスビット（「プレフィックスビット」）が含まれており、これらのアドレスビットは個々のサブシステム１０３／１０８をユニークに識別してアドレスを指定するために使用される。残りの低位のアドレスビットは、システムメモリ１０７における特定の場所および選択したフレームバッファ１０５など、特にサブシステム自体の内部の場所／資源を特別にアドレス指定するために使用される。プレフィックスビットの数と順位は、個々のユニット１０３のアドレス空間だけでなく、すべてのユニット１０３を一緒にした全体のアドレス空間によって決まる。これらのレジスタのプログラミングを以下詳細に説明する。さらに、各バスインターフェース１０６は、マスター１０１の指令に基づいて、ホスト１０１と対応するディスプレイコントローラ１０４との間のデータ、アドレスおよび命令の交換、さらには各種のタイミング機能や制御機能など、従来のコア論理の中に見られるこれまでやられてきた機能のいくつかを実行する。第２Ｂ図は、第１図に示すシステムの第２の応用を示す。この場合、複数のオーバーラップしたウインドウつまりディスプレイ画面の領域は、それぞれ１つのディスプレイ制御ユニット１０３によって制御される。ウインドウは、それぞれグラフィックスデータ、（全動画ビデオを含む）ビデオデータあるいはアイコンを表す。たとえば、ディスプレイユニット１はグラフィックスウインドウを、ディスプレイユニット２はビデオウインドウを、そしてディスプレイユニット３は１つまたはそれ以上のアイコンをドライブしている。別の例として、ディスプレイユニット１はシステムウインドウつまりデスクトップを、ディスプレイユニット２は第１のアプリケーションのグラフィックスウインドウを、そしてディスプレイユニット３は第２のアプリケーションのグラフィックスウインドウを発生させていることができる。多数の他の組合わせも可能である。第２Ａ図、第２Ｂ図に示すように、ディスプレイ制御タスクの分割（partitioning）は、従来の技術に実質的な利点を提供している。特に、選択した１つのユニット１０３のフレームバッファ１０５のデータが更新されている間に、残りのユニット１０３はデータのラスター化とともに対応する画面の領域のリフレッシュを続けることができる。複数のディスプレイコントローラを使用すると、１つのコントローラで普通に処理されたのに比較して、もっと多くのピクセルを発生させたりリフレッシュさせたりすることができる。この利点のため、高解像度や大形ディスプレイ画面をつくれることが予見される。さらに複数のディスプレイコントローラは、所与のディスプレイ画面の大きさ／解像度に対して、１つのコントローラより高速で動作することができるのが普通である。本発明の原理にしたがって、システム１００のサブシステム１０３／１０８をマッピングする好適な方法を以下詳細に説明することができる。最初に、ホストコンピュータ１０１は、ディスプレイ制御ユニット１０３およびシステムメモリシステム１０８が常駐（reside）するメモリマップをクリアする。特に、各サブシステム１０３／１０８の中では、バスインターフェース１０６の中のプレフィックスレジスタの１つまたはそれ以上のビット位置がゼロにクリアされる。好適実施例におけるホストコンピュータ１０１は、そのＭＡＰ＿ＯＵＴラインに論理ゼロのマップイネーブル信号を供給して、クリア動作を開始する。連鎖の中の第１のサブシステム、サブシステム１０３ａは、そのプレフィックスレジスタをクリアし、論理ゼロをそれぞれのＭＡＰ＿ＯＵＴポートを介して次のサブシステム（サブシステム１０３ｂ）のＭＡＰ＿ＩＮポートに伝える（propagates）。論理ゼロは、同様に連鎖を介して通過し、初期化が完了した肯定応答として、最後的に連鎖の中の最後サブシステム（サブシステム１０８）からホストコンピュータ１０１に戻る。初期化が完了すると、マスター１０１は、そのＭＡＰＯＵＴポートのＭＡＰイネーブル信号をアクティブ（論理ハイ）状態に設定することにより、マッピング手順を開始する。全サブシステム１０３／１０８のＭＡＰＯＵＴポートはこの時点でインアクティブ（論理ロウ）状態になっている。つぎにマスター１０１は所定の参照アドレスをバス１０２に供給する。参照アドレスは望ましくはアドレスゼロであるが、マスター１０１のアドレス空間の中の値であればどんな別の値でもよい。選択した参照アドレスビットは、ディスプレイユニット１０３ａのバスインターフェース１０６のプレフィックスレジスタにラッチされる。好適実施例におけるマスター１０１は、参照アドレスから増分を開始してバス１０２にアドレス列を発生させる。このアドレス列は、ユニット１０３ａのアドレス空間の終りに到達するまで続いている。対応するバスインターフェース１０６で、マスター１０１によってバス１０２に供給されたアドレスと、ユニット１０３ａのアドレス空間の中で最終アドレスを示すストップ（最終つまり最上位の）アドレス値との比較を実行することによって、アドレス空間の後りを決定することができる。ストップアドレス値は、サブシステム１０３／１０８のレジスタにロードされた初期アドレスに、そのサブシステムのアドレス空間の大きさ（アドレスの数）を表す一定値を加えたものに等しい。ユニット１０３ａは、望ましくは、システムバス１０２のデータラインを介して、アドレス空間の終りに到達したことを示すオペコードまたは他の信号をマスター１０１に戻す。ユニット１０３ａのアドレス空間の終りに到達すると、バス１０２を横切ってマスター１０１に肯定応答が送られる。マスター１０１は、初期アドレスおよび最終アドレスを第１のサブシステム１０３ａ（たとえばレジスタ）に格納し、マスター１０１から出力されたアドレスの（上位の）プレフィックスビットは増分される。プレフィックスビットの増分がアドレス列で自然に発生する時点に低位ビットのカウントが到達していないとしても、これらのプレフィックスビットは増分されることに注意しなければならない。低位ビットに関しては、望ましくは、マスター１０１は現在値からゼロに戻るのであるが、マスター１０１は低位ビットを維持し得る。ユニット１０３ａのマッピングはこれで完了する。別の実施例においては、アドレス空間の大きさを決定してプレフィックスを増分するために、所与のサブシステム１０３／１０８のアドレス空間を介して、マスター１０１が増分する必要はない。たとえば、所与のスロットの所与のサブシステムは既知のアドレス空間を持っているかもしれない。この場合、マスター１０１は、プレフィックスビットと初期の低位アドレスビットを現在のサブシステムにロードするだけで、次のサブシステムのプレフィックスおよび初期アドレスにジャンプする。さらに、各サブシステム１０３は、内部でそのアドレス空間の大きさを示す値をコード化したかもしれない。そのサブシステムに対する初期アドレスを受信すると、この値をバス１０２に出力することができる。マスター１０１は、つぎにこの値を現在のサブシステムのプレフィックスと初期アドレスに加算して連鎖の中の次のサブシステムのプレフィックスと初期アドレスを求めることができる。つぎに適切なバスインターフェース１０６のレジスタに、この計算された値をロードすることができる。つぎに、ディスプレイユニット１０３ａのＭＡＰＯＵＴポートがアクティブに設定されると、マップ信号（ＭＡＰ）が連鎖の第２のサブシステム、この場合はディスプレイユニット１０３ｂ、に送られる。プレフィックスの増分から得られた新しいプレフィックスは初期の低位アドレスビットとともにユニット１０３ｂの初期アドレスとして、対応するバスインターフェース１０６にラッチされる。ラッチ動作は、ユニット１０３ｂのＭＡＰＩＮポートで受信したマップ信号の立ち上がりの縁で発生することが望ましい。新しいスタートアドレスからということ以外、マスター１０１は上で実行されたとおりに増分する。上に考察したとおり、マスター１０１は、ディスプレイユニット１０３ｂのアドレス空間の最終アドレスが識別されるまで、各アドレスを通して動作し続ける。サブシステム１０３ｂに対する初期および最終の低位アドレスビットを識別する情報をマスター１０１が格納すると、アドレスプレフィックスが再び増分される。つぎに、ディスプレイユニット１０３ｂのＭＡＰＯＵＴポートがアクティブ（ハイ）に設定される。初期の低位アドレスビットとともに新しいプレフィックスビットは、ディスプレイユニット１０３ｂのＭＡＰＯＵＴポートの出力に供給されたアクティブなマッピングイネーブル信号の立ち上がりの縁で、連鎖の中の次のサブシステムのレジスタにラッチされる。上に説明したマッピング手順は、全サブシステム１０３／１０８がマッピングされるまで（すなわち、各サブシステム１０３／１０８をユニークに識別するプレフィックス値が、対応するバスインターフェース１０６のレジスタに格納されるまで）同様な方法で続けられる。例示したシステムにおいては、ディスプレイユニット１０３のそれぞれとシステムメモリシステム１０８を介してマッピングが進行する。連鎖の中の最終サブシステム（たとえば、システムメモリシステム１０８）のマッピングが完了すると、そのサブシステムのＭＡＰＯＵＴポートがアクティブになって、マッピングが完了したことをマスター１０１に信号で伝える。特定のサブシステムのアドレス空間は、プレフィックスビットの増分動作の中間では、すべての低位アドレスビットを必要としないかもしれないことを認識しなければならない。この場合、マスター１０１は、プレフィックスの上位アドレスビットの値に関連するアドレスビットの集合の中で低位アドレスビットの部分集合を選択することができる。マスター１０１は、たとえば、自身のアドレス空間の使用を最適化するため、このような選択をすることができる。さらに、１つのプレフィックスに関連する低位のアドレスビットのユニークな部分集合を２つまたはそれ以上のサブシステムに割り当てても良い。この場合、１つのシステムのアドレス空間と他のシステムのアドレス空間との間で遷移が起こるとき、プレフィックスビットは増分されないであろう。通常動作中に、所与のサブシステム１０３／１０６にアクセスするため、ホストコンピュータ１０１がバス１０２に１つのアドレスを送ると、バス１０２には目的のサブシステム１０３／１０８を識別するプレフィックスビットと、サブシステム１０６／１０８の位置または資源を識別する低位ビットとが含まれる。各バスインターフェースユニット１０６は、アドレスのプレフィックスと、各バスインターフェース１０６のプレフィックスレジスタに格納されたプレフィックスを比較する。一致した場合は、対応するサブシステム１０３／１０８による処理のために一致プレフィックスビットを格納するバスインターフェース１０６により、全アドレスが入力されるかまたはラッチされる。たとえば、排他的論理和ゲートのアレイなど、各種の方法でこの比較を実行することができる。本発明の原理は、システム１００のようなディスプレイ制御システムに限定されない。もっと一般化された実施例が第３図に示されている。システム３には、小数の例を挙げると、たとえば、汎用マイクロコントローラでもよいマスター３０１、コントローラ、コンピュータシステムが含まれている。本発明の原理にしたがうマスター３０１は、マッピング信号ＭＡＰを伝えて、上に開示したメモリマッピング手順を実現するために要求されるプレフィックスとローカル（最低位）アドレスを発生させる。システム３００には、マスター３０１が総合的に制御する複数のサブシステムつまり複数のユニット３０２がさらに含まれる。各サブシステムには、バスインターフェース３０３および資源３０４が含まれる。所与のサブシステム３０２のバスインターフェース３０３および資源３０４を一緒にして、１つのチップにつくるか、あるいはそれぞれ１つまたはそれ以上のチップで構成することができる。各バスインターフェース３０３は、上に考察した本発明のマッピング原理にしたがって動作する。さらに所与のバスインターフェース３０３は、関連する資源３０４のタイプに依存して、データおよびアドレスを周辺装置に送るインターフェースも提供する。所与の資源３０４は、いくつかの可能性を挙げると、たとえば、メモリ素子（たとえば、システムメモリ、キャッシュメモリ、あるいはフレームバッファなど）、ディスプレイコントローラ、バスブリッジ、ハードディスクドライブコントローラ、クロック発生器、フロッピディスクドライブコントローラ、コプロセッサなどである。本発明の諸原理は、従来の技術に実質的な利点を提供する。特にシステムマスターは、それぞれが未知の大きさのアドレス空間を持つ１つまたはそれ以上のサブシステムのアドレスをマッピングすることができる。さらに、アドレスマッピングはもはやサブシステムのソケット／ボード位置に依存しない。その上、ディスプレイ画面の対応領域を独立してドライブするため、複数のディスプレイコントローラやフレームバッファを使用できるシステムを実現できる。本発明の原理の特に有利な応用の１つは、高速／高解像度ディスプレイシステムにある。本発明とその利点を詳細に説明してきたが、添付の請求の範囲に定義したとおり、本発明の本質と範囲から逸脱することなく、各種の変更、代替および改善ができることを理解されたい。

───────────────────────────────────────────────────── 【要約の続き】トをラッチすることに使用できる。

Claims

【特許請求の範囲】１．システムマスターと、システムバスと、前記システムバスに接続され、それぞれが関連するディスプレイ装置のディスプレイ画面上の対応する領域の画像の表示を制御する、複数のディスプレイ制御サブシステムと、を含むディスプレイ制御システム。２．請求項１記載のディスプレイ制御システムにおいて、前記ディスプレイ制御サブシステムは、前記サブシステムを前記システムバスに接続するバスインターフェースと、前記バスインターフェースに接続されたディスプレイコントローラと、を含むディスプレイ制御システム。３．請求項２記載のディスプレイ制御システムにおいて、前記各ディスプレイ制御サブシステムは、前記ディスプレイコントローラに接続されたフレームバッファメモリをさらに含むディスプレイ制御システム。４．請求項３記載のディスプレイ制御システムにおいて、前記ディスプレイ制御システムのそれぞれは、１個のチップ上につくられるディスプレイ制御システム。５．請求項２記載のディスプレイ制御システムであって、前記メモリサブシステムを前記システムバスに接続する前記バスインターフェースと、前記バスインターフェースに接続されたメモリと、を備えたメモリサブシステムをさらに含むディスプレイ制御システム。６．請求項２記載のディスプレイ制御システムにおいて、前記各バスインターフェースは、前記システムマスターから受信した少なくとも１つのアドレスプレフィックスビットを格納し、前記格納された少なくとも１つのプレフィックスビットを、前記マスターにより前記システムバスに供給されたアドレスのプレフィックスビットと比較し、前記格納されたプレフィックスビットと前記アドレスの前記プレフィックスビットが一致した場合、前記アドレスを入力する、ことに使用できるディスプレイ制御システム。７．システムマスターと、前記マスターに接続されたシステムバスと、前記バスに接続されかつマッピング信号出力と前記マスターに接続されたマッピング信号入力とを備えた第１のバスインターフェースであって、前記マッピング信号入力において前記マスターから受信したマッピングイネーブル信号に応答して、前記マスターにより前記システムバスに供給された少なくとも１つの第１の選択されたアドレスビットをラッチする前記第１のバスインターフェースと、前記バスに接続されかつ前記第１のバスインターフェースの前記マッピング信号出力に接続されたマッピング信号入力を備えた第２のバスインターフェースであって、前記第２のバスインターフェースの前記マッピング入力において前記第１のバスインターフェースから受信した第２のマッピングイネーブル信号に応答して、前記マスターにより前記システムバスに供給された少なくとも１つの第２の選択されたアドレスビットをラッチする前記第２のバスインターフェースと、を含む処理システム。８．請求項７記載のシステムにおいて、前記第１のバスインターフェースは、前記第１のバスインターフェースにラッチされた前記第１の選択されたビットを、続いて前記システムバスに供給されたアドレスの対応するビットと比較し、前記第１のバスインターフェースにラッチされた前記選択されたアドレスビットが、前記供給されたアドレスの前記対応するビットと一致した場合、前記続いて供給されたアドレスを入力する、ことにも使用できるシステム。９．請求項７記載のシステムにおいて、前記第２のバスインターフェースは、前記第１のバスインターフェースにラッチされた前記第２の選択されたビットを、続いて前記システムバスに供給されたアドレスの対応するビットと比較し、前記第２のバスインターフェースにラッチされた前記選択されたアドレスビットが、前記供給されたアドレスの前記対応するビットと一致した場合、前記続いて供給されたアドレスを入力する、ことにも使用できるシステム。 10．請求項８記載のシステムにおいて、前記マスターは、前記第１の選択されたビットから増分することにより、前記第２の選択されたビットを発生させることにも使用でき、前記第１のバスインターフェースは、前記第１のバスインターフェースのアドレスマッピングが終了すると、前記第２のマッピングイネーブル信号を前記第２のバスインターフェースに供給することにも使用できるシステム。 11．請求項１０記載のシステムにおいて、前記マスターは、前記バスを介して、１つのアドレス列を前記第１のバスインターフェースに供給することにも使用でき、前記第１のバスインターフェースは、前記列の前記各アドレスを比較し、これに応答して、アドレス空間の最終の前記アドレスに到達して、前記第１のバスインターフェースの前記マッピングが完了したことを示す信号を前記マスターに出力することに使用できるシステム。 12．請求項１０記載のシステムにおいて、前記少なくとも１つの第１の選択されたビットは上位のアドレスを含んでいるシステム。 13．請求項１０記載のシステムにおいて、前記少なくとも１つの第２の選択されたビットは上位のアドレスを含んでいるシステム。 14．システムマスターと、前記マスターに接続されたシステムバスと、第１のバスインターフェースおよび第１の処理資源を含む第１のサブシステムであって、前記第１のバスインターフェースは、前記バスに供給されたアドレスおよびデータを、前記第１の資源に接続しかつマッピング出力と前記マスターに接続されたマッピング入力とを備え、さらに前記第１のバスインターフェースは、前記第１のサブシステムのマッピングが完了した場合、前記マッピング信号入力において前記マスターから受信したマッピングイネーブル信号に応答して、前記マスターにより前記システムバスに供給されたアドレスプレフィックスをラッチすることに使用できる前記第１のサブシステムと、第２のバスインターフェースおよび第２の処理資源を含む第２のサブシステムであって、前記第２のバスインターフェースは、前記バスに供給されたアドレスおよびデータを前記第２の資源に接続しかつ前記第１のバスインターフェースの前記マッピング信号出力に接続されたマッピング信号入力を備え、さらに前記第２のバスインターフェースは、前記マッピング入力において前記第１のバスインターフェースの前記マッピング出力から受信した第２のマッピングイネーブル信号に応答して、前記マスターにより前記バスに供給された第２のアドレスプレフィックスをラッチすることに使用できる前記第２のサブシステムと、を含む処理システム。 15．請求項１４記載のシステムにおいて、前記マスターは、前記第１のサブシステムのマッピングが完了した場合、前記第１のプレフィックスから増分することにより前記第２のプレフィックスを発生させることに使用できるシステム。 16．請求項１４記載のシステムにおいて、前記第１のサブシステムは、前記バスを介して、前記第１のサブシステムのマッピングが完了したことを示す信号を前記マスターコントローラに送るシステム。 17．請求項１６記載のシステムにおいて、前記マスターは、前記バスを介して、１つのアドレス列を前記第１のバスインターフェースに送ることに使用でき、前記第１のバスインターフェースは、前記列の各前記アドレスを比較し、これに応答して、アドレス空間の前記最終アドレスに到達して、前記第１のバスインターフェースの前記マッピングが完了したことを示す信号を、前記マスターに出力することに使用できるシステム。 18．請求項１４記載のシステムにおいて、前記第１および第２の資源は、それぞれ関連するディスプレイ装置の対応する第１および第２の領域をドライブするディスプレイコントローラを含むシステム。 19．請求項１４記載のシステムにおいて、前記第１および第２の資源の少なくとも１つはメモリを含むシステム。 20．複数のサブシステムを含むシステムにおけるアドレスマッピングの方法であって、少なくとも１つのプレフィックスビットを含む第１の初期アドレスをサブシステムの第１の１つに供給するステップと、マッピング制御信号により、少なくともそのプレフィックスビットを第１のサブシステムにラッチするステップと、前記第１のアドレスの前記少なくとも１つのプレフィックスビットと異なる少なくとも１つのプレフィックスビットを含む第２の初期アドレスを第２のサブシステムの１つに供給するステップと、第１のサブシステムから受信した第２のマッピング制御信号により、少なくとも第２のプレフィックスビットを第２のサブシステムにラッチするステップと、を含む方法。 21．請求項２０記載の方法であって、第１のサブシステムのアドレス空間の最終アドレスを決定するステップと、第１のプレフィックスビットから増分して第２のプレフィックスビットを発生させるステップと、第２のマッピング制御信号を発生させるステップと、をさらに含む方法。 22．請求項２１記載の方法において、第１のサブシステムのアドレス空間の最終アドレスを決定する前記ステップは、１つのアドレス列を第１のサブシステムに供給するサブステップと、前記列の各アドレスを、第１のサブシステムに格納された一定値と比較して、第１のサブシステムのアドレス空間の最終アドレスを決定するサブステップと、を含む方法。