JPH1051287A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH1051287A JPH1051287A JP8207232A JP20723296A JPH1051287A JP H1051287 A JPH1051287 A JP H1051287A JP 8207232 A JP8207232 A JP 8207232A JP 20723296 A JP20723296 A JP 20723296A JP H1051287 A JPH1051287 A JP H1051287A
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Abstract
(57)【要約】
【課題】 コストアップを招くことのない高周波信号の
制御に適した低出力容量型の半導体リレー回路を提供す
ることを課題とする。 【解決手段】 放電回路を構成する第１のｐｎｐ型バイ
ポーラ接合トランジスタ２３Ａ、第２のｐｎｐ型バイポ
ーラ接合トランジスタ２３Ｂ、第１のダイオード１９Ａ
及び第２ダイオード２１Ａが、同時に、第１の出力用電
界効果トランジスタ５Ａ及び第２の出力用電界効果トラ
ンジスタ５Ｂそれぞれのゲートに逆並列のダイオードが
接続される構成を実現することにより、第１の出力用電
界効果トランジスタ５Ａ及び第２の出力用電界効果トラ
ンジスタ５Ｂの出力容量を小さくする。
制御に適した低出力容量型の半導体リレー回路を提供す
ることを課題とする。 【解決手段】 放電回路を構成する第１のｐｎｐ型バイ
ポーラ接合トランジスタ２３Ａ、第２のｐｎｐ型バイポ
ーラ接合トランジスタ２３Ｂ、第１のダイオード１９Ａ
及び第２ダイオード２１Ａが、同時に、第１の出力用電
界効果トランジスタ５Ａ及び第２の出力用電界効果トラ
ンジスタ５Ｂそれぞれのゲートに逆並列のダイオードが
接続される構成を実現することにより、第１の出力用電
界効果トランジスタ５Ａ及び第２の出力用電界効果トラ
ンジスタ５Ｂの出力容量を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を発光ダ
イオードによって光信号に変換し、その光信号を発光ダ
イオードと光結合されたフォトダイオードアレイによっ
て電気信号に変換し、その電気信号によって出力用のＭ
ＯＳ電界効果型トランジスタを駆動させ、出力用接点信
号を得るようにした半導体リレー回路に関し、特に、高
周波信号の制御に適した低出力容量型の半導体リレー回
路に関する。
イオードによって光信号に変換し、その光信号を発光ダ
イオードと光結合されたフォトダイオードアレイによっ
て電気信号に変換し、その電気信号によって出力用のＭ
ＯＳ電界効果型トランジスタを駆動させ、出力用接点信
号を得るようにした半導体リレー回路に関し、特に、高
周波信号の制御に適した低出力容量型の半導体リレー回
路に関する。
【０００２】
【従来の技術】従来、この種の半導体リレー回路として
は、例えば、次のようなものがあった。
は、例えば、次のようなものがあった。
【０００３】図２は、従来の半導体リレー回路の回路図
であり、この半導体リレー回路は、入力端子７Ａと７Ｂ
の間に接続された発光ダイオード１と、発光ダイオード
１と光結合されたフォトダイオードアレイ３と、フォト
ダイオードアレイ３と並列的に接続された抵抗インピー
ダンス要素１１と、出力端子９Ａにドレインが接続され
た出力用のＭＯＳ電界効果型トランジスタ（以下、「Ｍ
ＯＳＦＥＴ」と記す。）５Ａと、出力端子９Ｂにドレイ
ンが接続された出力用ＭＯＳＦＥＴ５Ｂとから構成され
ている。また、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
トは共にフォトダイオードアレイ３のアノード側に、ソ
ースは共にフォトダイオードアレイ３のカソード側にそ
れぞれ接続されている。
であり、この半導体リレー回路は、入力端子７Ａと７Ｂ
の間に接続された発光ダイオード１と、発光ダイオード
１と光結合されたフォトダイオードアレイ３と、フォト
ダイオードアレイ３と並列的に接続された抵抗インピー
ダンス要素１１と、出力端子９Ａにドレインが接続され
た出力用のＭＯＳ電界効果型トランジスタ（以下、「Ｍ
ＯＳＦＥＴ」と記す。）５Ａと、出力端子９Ｂにドレイ
ンが接続された出力用ＭＯＳＦＥＴ５Ｂとから構成され
ている。また、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
トは共にフォトダイオードアレイ３のアノード側に、ソ
ースは共にフォトダイオードアレイ３のカソード側にそ
れぞれ接続されている。
【０００４】上記構成により、入力端子７Ａと７Ｂの間
に入力電流が流れると、発光ダイオード１が光信号を発
生し、この光信号によりフォトダイオードアレイ３の両
端に光起電力が発生する。フォトダイオードアレイ３の
両端に発生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び
５Ｂのゲート・ソース間に印加され、それによって、出
力用ＭＯＳＦＥＴ５Ａ及び５ＢはＯＮ状態となる。一
方、入力端子７Ａと７Ｂの間の入力電流が遮断される
と、フォトダイオードアレイ３による光起電力の発生は
停止する。そして、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂの
ゲート・ソース間の静電容量に蓄積された電荷は、抵抗
インピーダンス要素１１を介して放電され、出力用ＭＯ
ＳＦＥＴ５Ａ及び５ＢはＯＦＦ状態となる。
に入力電流が流れると、発光ダイオード１が光信号を発
生し、この光信号によりフォトダイオードアレイ３の両
端に光起電力が発生する。フォトダイオードアレイ３の
両端に発生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び
５Ｂのゲート・ソース間に印加され、それによって、出
力用ＭＯＳＦＥＴ５Ａ及び５ＢはＯＮ状態となる。一
方、入力端子７Ａと７Ｂの間の入力電流が遮断される
と、フォトダイオードアレイ３による光起電力の発生は
停止する。そして、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂの
ゲート・ソース間の静電容量に蓄積された電荷は、抵抗
インピーダンス要素１１を介して放電され、出力用ＭＯ
ＳＦＥＴ５Ａ及び５ＢはＯＦＦ状態となる。
【０００５】この半導体リレー回路では、出力用ＭＯＳ
ＦＥＴ５のゲート・ソース間の静電容量に蓄積された電
荷を抵抗インピーダンス要素１１を介して放電させるこ
とにより、出力用ＭＯＳＦＥＴ５をＯＮ状態からＯＦＦ
状態にしているが、その放電時間はＣＲ時定数で決まる
ために高速放電は不可能である。そのため、上記半導体
リレー回路では高速動作を実現することはできない。
ＦＥＴ５のゲート・ソース間の静電容量に蓄積された電
荷を抵抗インピーダンス要素１１を介して放電させるこ
とにより、出力用ＭＯＳＦＥＴ５をＯＮ状態からＯＦＦ
状態にしているが、その放電時間はＣＲ時定数で決まる
ために高速放電は不可能である。そのため、上記半導体
リレー回路では高速動作を実現することはできない。
【０００６】これに対して、高速放電を可能とする構成
を有する半導体リレー回路としては、例えば、図３に示
すものがある。なお、図２に示した従来例と同一構成部
分には同一符号が付してある。
を有する半導体リレー回路としては、例えば、図３に示
すものがある。なお、図２に示した従来例と同一構成部
分には同一符号が付してある。
【０００７】図３に示す半導体リレー回路は、図２に示
した半導体リレー回路において、抵抗性インピーダンス
要素１１で構成される放電回路を、フォトダイオードア
レイ３と並列的に接続された接合型電界効果トランジス
タ（Ｊ−ＦＥＴ）１３と、接合型電界効果トランジスタ
（Ｊ−ＦＥＴ）１３のゲート−ソース間に接続された抵
抗性インピーダンス要素１１とで構成される放電回路に
置き換えたものである。
した半導体リレー回路において、抵抗性インピーダンス
要素１１で構成される放電回路を、フォトダイオードア
レイ３と並列的に接続された接合型電界効果トランジス
タ（Ｊ−ＦＥＴ）１３と、接合型電界効果トランジスタ
（Ｊ−ＦＥＴ）１３のゲート−ソース間に接続された抵
抗性インピーダンス要素１１とで構成される放電回路に
置き換えたものである。
【０００８】この半導体リレー回路では、フォトダイオ
ードアレイ３の両端に発生した光起電力が出力用ＭＯＳ
ＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時
には、同時に、接合型電界効果トランジスタ１３のゲー
ト・ソース間に逆バイアス電圧が加わるので、接合型電
界効果トランジスタ１３は瞬時に高インピーダンス状態
となる。一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
ト・ソース間の静電容量に蓄積された電荷を接合型電界
効果トランジスタ１３を介して放電させる時には、接合
型電界効果トランジスタ１３のゲート・ソース間は無バ
イアスとなるので、接合型電界効果トランジスタ１３は
ＯＮ状態となる。
ードアレイ３の両端に発生した光起電力が出力用ＭＯＳ
ＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時
には、同時に、接合型電界効果トランジスタ１３のゲー
ト・ソース間に逆バイアス電圧が加わるので、接合型電
界効果トランジスタ１３は瞬時に高インピーダンス状態
となる。一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
ト・ソース間の静電容量に蓄積された電荷を接合型電界
効果トランジスタ１３を介して放電させる時には、接合
型電界効果トランジスタ１３のゲート・ソース間は無バ
イアスとなるので、接合型電界効果トランジスタ１３は
ＯＮ状態となる。
【０００９】また、図４に示す半導体リレー回路でも高
速放電を可能とすることができる。なお、図２に示した
従来例と同一構成部分には同一符号が付してある。
速放電を可能とすることができる。なお、図２に示した
従来例と同一構成部分には同一符号が付してある。
【００１０】図４に示す半導体リレー回路は、図２に示
した半導体リレー回路において、抵抗性インピーダンス
要素１１で構成される放電回路を、フォトダイオードア
レイ３と並列的に接続されたバイポーラ接合トランジス
タ（ＢＪＴ）１５と、バイポーラ接合トランジスタ１５
のエミッタにアノードが、ベースにカソードが接続され
たダイオード１７と、バイポーラ接合トランジスタ１５
のベース・コレクタ間に接続された抵抗性インピーダン
ス要素１１で構成される放電回路に置き換えた構成とな
っている。
した半導体リレー回路において、抵抗性インピーダンス
要素１１で構成される放電回路を、フォトダイオードア
レイ３と並列的に接続されたバイポーラ接合トランジス
タ（ＢＪＴ）１５と、バイポーラ接合トランジスタ１５
のエミッタにアノードが、ベースにカソードが接続され
たダイオード１７と、バイポーラ接合トランジスタ１５
のベース・コレクタ間に接続された抵抗性インピーダン
ス要素１１で構成される放電回路に置き換えた構成とな
っている。
【００１１】この半導体リレー回路では、フォトダイオ
ードアレイ３の両端に発生した光起電力が出力用ＭＯＳ
ＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時
には、バイポーラ接合トランジスタ１５のベース・エミ
ッタ間にＯＮ状態となる電圧がバイアスされることはな
いので、バイポーラ接合トランジスタ１５はＯＦＦ状態
となり、一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
ト・ソース間の静電容量に蓄積された電荷を放電させる
時には、バイポーラ接合トランジスタ１５のベース・エ
ミッタ間が順方向にバイアスされ、バイポーラ接合トラ
ンジスタ１５はＯＮ状態となり、コレクタ・エミッタ間
にはベース・エミッタ間に流れる電流のｈFE（電流増幅
率）倍の電流が流れることになる。
ードアレイ３の両端に発生した光起電力が出力用ＭＯＳ
ＦＥＴ５Ａ及び５Ｂのゲート・ソース間に印加される時
には、バイポーラ接合トランジスタ１５のベース・エミ
ッタ間にＯＮ状態となる電圧がバイアスされることはな
いので、バイポーラ接合トランジスタ１５はＯＦＦ状態
となり、一方、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
ト・ソース間の静電容量に蓄積された電荷を放電させる
時には、バイポーラ接合トランジスタ１５のベース・エ
ミッタ間が順方向にバイアスされ、バイポーラ接合トラ
ンジスタ１５はＯＮ状態となり、コレクタ・エミッタ間
にはベース・エミッタ間に流れる電流のｈFE（電流増幅
率）倍の電流が流れることになる。
【００１２】ここで、上述した図２、図３及び図４に示
す半導体リレー回路を高周波信号の制御に用いる場合に
は、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂの出力容量を小さ
くする必要がある。というのは、出力容量が大きいと出
力用ＭＯＳＦＥＴ５Ａ及び５ＢがＯＦＦ状態であっても
高周波成分が出力容量を介して流れてしまうからである
が、かかる低出力容量を実現することができる出力用Ｍ
ＯＳＦＥＴとして特開平５−２１８０３号公報に記載さ
れたものがある。
す半導体リレー回路を高周波信号の制御に用いる場合に
は、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂの出力容量を小さ
くする必要がある。というのは、出力容量が大きいと出
力用ＭＯＳＦＥＴ５Ａ及び５ＢがＯＦＦ状態であっても
高周波成分が出力容量を介して流れてしまうからである
が、かかる低出力容量を実現することができる出力用Ｍ
ＯＳＦＥＴとして特開平５−２１８０３号公報に記載さ
れたものがある。
【００１３】この出力用ＭＯＳＦＥＴでは、ゲートにダ
イオードを直列に接続することにより、ゲート・ソース
間容量とダイオード容量の合計が、ゲート・ドレイン間
容量に対して直列に入ることになり、その結果、出力容
量の低減化を図ることができるようにしている。
イオードを直列に接続することにより、ゲート・ソース
間容量とダイオード容量の合計が、ゲート・ドレイン間
容量に対して直列に入ることになり、その結果、出力容
量の低減化を図ることができるようにしている。
【００１４】従って、この記載された出力用ＭＯＳＦＥ
Ｔを上述した図２、図３及び図４の半導体リレー回路に
用いた場合には、図５、図６及び図７に示すように出力
用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲートにダイオード１９
Ａ、１９Ｂ、２１Ａ及び２１Ｂを接続した構成となる。
Ｔを上述した図２、図３及び図４の半導体リレー回路に
用いた場合には、図５、図６及び図７に示すように出力
用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲートにダイオード１９
Ａ、１９Ｂ、２１Ａ及び２１Ｂを接続した構成となる。
【００１５】
【発明が解決しようとする課題】しかしながら、上記図
５、図６及び図７に示す従来の半導体リレー回路には、
次のような問題があった。
５、図６及び図７に示す従来の半導体リレー回路には、
次のような問題があった。
【００１６】それは、上記図５、図６及び図７に示す半
導体リレー回路では充放電ループ内にダイオード１９
Ａ、１９Ｂ、２１Ａ及び２１Ｂがそれぞれ直列に接続さ
れているので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
ト・ソース間に印加される電圧は、フォトダイオードア
レイ３の光起電力より上記ダイオードによって生じる電
圧降下分だけ低い電圧となってしまうのである。従っ
て、上述した特開平５−２１８０３号公報に記載された
出力用ＭＯＳＦＥＴを用いない場合と同じ性能を得るた
めには、フォトダイオードアレイ３を構成するフォトダ
イオードの数を増やす必要があるが、このことは、チッ
プ面積の増大を招くこととなり、ひいては大幅なコスト
アップを引き起こすことになる。また、ダイオード１９
Ａ、１９Ｂ、２１Ａ及び２１Ｂという４個のダイオード
を追加していること自体コストアップの原因となるのも
のである。
導体リレー回路では充放電ループ内にダイオード１９
Ａ、１９Ｂ、２１Ａ及び２１Ｂがそれぞれ直列に接続さ
れているので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲー
ト・ソース間に印加される電圧は、フォトダイオードア
レイ３の光起電力より上記ダイオードによって生じる電
圧降下分だけ低い電圧となってしまうのである。従っ
て、上述した特開平５−２１８０３号公報に記載された
出力用ＭＯＳＦＥＴを用いない場合と同じ性能を得るた
めには、フォトダイオードアレイ３を構成するフォトダ
イオードの数を増やす必要があるが、このことは、チッ
プ面積の増大を招くこととなり、ひいては大幅なコスト
アップを引き起こすことになる。また、ダイオード１９
Ａ、１９Ｂ、２１Ａ及び２１Ｂという４個のダイオード
を追加していること自体コストアップの原因となるのも
のである。
【００１７】本発明は上記事情に鑑みて成されたもので
あり、その目的は、コストアップを招くことのない高周
波信号の制御に適した低出力容量型の半導体リレー回路
を提供することである。
あり、その目的は、コストアップを招くことのない高周
波信号の制御に適した低出力容量型の半導体リレー回路
を提供することである。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、入力信号により光信号を発生する発光ダ
イオードと、前記光信号を受光して光起電力を発生する
フォトダイオードアレイと、前記フォトダイオードアレ
イのアノードにゲートが接続され、カソードにソースが
接続された第１の出力用電界効果トランジスタと、前記
フォトダイオードアレイのアノードにゲートが接続さ
れ、カソードにソースが接続された第２の出力用電界効
果トランジスタと、前記第１の出力用電界効果トランジ
スタのゲートにエミッタが接続され、ソースにコレクタ
が接続された第１のｐｎｐ型バイポーラ接合トランジス
タと、前記第２の出力用電界効果トランジスタのゲート
にエミッタが接続され、ソースにコレクタが接続された
第２のｐｎｐ型バイポーラ接合トランジスタと、前記第
１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２
のｐｎｐ型バイポーラ接合トランジスタのベースと前記
第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第
２のｐｎｐ型バイポーラ接合トランジスタのコレクタと
の間に接続された抵抗性インピーダンス要素と、前記第
１のｐｎｐ型バイポーラ接合トランジスタのベースにア
ノードが接続され、エミッタにカソードが接続された第
１のダイオードと、前記第２のｐｎｐ型バイポーラ接合
トランジスタのベースにアノードが接続され、エミッタ
にカソードが接続された第２のダイオードとを有するこ
とを特徴とする。
めに本発明は、入力信号により光信号を発生する発光ダ
イオードと、前記光信号を受光して光起電力を発生する
フォトダイオードアレイと、前記フォトダイオードアレ
イのアノードにゲートが接続され、カソードにソースが
接続された第１の出力用電界効果トランジスタと、前記
フォトダイオードアレイのアノードにゲートが接続さ
れ、カソードにソースが接続された第２の出力用電界効
果トランジスタと、前記第１の出力用電界効果トランジ
スタのゲートにエミッタが接続され、ソースにコレクタ
が接続された第１のｐｎｐ型バイポーラ接合トランジス
タと、前記第２の出力用電界効果トランジスタのゲート
にエミッタが接続され、ソースにコレクタが接続された
第２のｐｎｐ型バイポーラ接合トランジスタと、前記第
１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２
のｐｎｐ型バイポーラ接合トランジスタのベースと前記
第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第
２のｐｎｐ型バイポーラ接合トランジスタのコレクタと
の間に接続された抵抗性インピーダンス要素と、前記第
１のｐｎｐ型バイポーラ接合トランジスタのベースにア
ノードが接続され、エミッタにカソードが接続された第
１のダイオードと、前記第２のｐｎｐ型バイポーラ接合
トランジスタのベースにアノードが接続され、エミッタ
にカソードが接続された第２のダイオードとを有するこ
とを特徴とする。
【００１９】上記構成によれば、第１の出力用電界効果
トランジスタ及び第２の出力用電界効果トランジスタそ
れぞれに対してバイポーラ接合トランジスタとダイオー
ドの組み合わせを設けるようにしたので、機能的には上
述した特開平５−２１８０３号公報に記載された出力用
ＭＯＳＦＥＴのようにゲートに直列にダイオードが接続
されている構成を実現していることとなり、従来のよう
に、新たに４個のダイオードを追加する必要はなく、従
って、従来で問題となったコストアップを招くことはな
いのである。また、充放電ループ内に直列に接続されて
いるダイオードも従来に比べて少ないので、上記ダイオ
ードによって生じる電圧降下を小さくすることが可能と
なる。
トランジスタ及び第２の出力用電界効果トランジスタそ
れぞれに対してバイポーラ接合トランジスタとダイオー
ドの組み合わせを設けるようにしたので、機能的には上
述した特開平５−２１８０３号公報に記載された出力用
ＭＯＳＦＥＴのようにゲートに直列にダイオードが接続
されている構成を実現していることとなり、従来のよう
に、新たに４個のダイオードを追加する必要はなく、従
って、従来で問題となったコストアップを招くことはな
いのである。また、充放電ループ内に直列に接続されて
いるダイオードも従来に比べて少ないので、上記ダイオ
ードによって生じる電圧降下を小さくすることが可能と
なる。
【００２０】ここで、具体的には、前記発光ダイオード
を含む第１のチップと、前記前記フォトダイオードアレ
イ、前記第１のｐｎｐ型バイポーラ接合トランジスタ、
前記第２のｐｎｐ型バイポーラ接合トランジスタ、前記
抵抗性インピーダンス要素、前記第１のダイオード及び
前記第２のダイオードを含む第２のチップと、前記第１
の出力用電界効果トランジスタ及び前記第２の出力用電
界効果トランジスタを含む第３のチップとから構成する
ことが可能である。
を含む第１のチップと、前記前記フォトダイオードアレ
イ、前記第１のｐｎｐ型バイポーラ接合トランジスタ、
前記第２のｐｎｐ型バイポーラ接合トランジスタ、前記
抵抗性インピーダンス要素、前記第１のダイオード及び
前記第２のダイオードを含む第２のチップと、前記第１
の出力用電界効果トランジスタ及び前記第２の出力用電
界効果トランジスタを含む第３のチップとから構成する
ことが可能である。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本発明の実施の形態
に係る半導体リレー回路の回路図である。なお、図２に
示した従来例と同一構成部分には同一符号が付してあ
る。
て図面を用いて説明する。図１は、本発明の実施の形態
に係る半導体リレー回路の回路図である。なお、図２に
示した従来例と同一構成部分には同一符号が付してあ
る。
【００２２】図１において、本発明の実施の形態に係る
半導体リレー回路は、入力端子７Ａと７Ｂの間に接続さ
れた発光ダイオード１と、発光ダイオード１と光結合さ
れたフォトダイオードアレイ３と、フォトダイオードア
レイ３と並列的に接続されたバイポーラ接合トランジス
タ２３Ａ及び２３Ｂと、バイポーラ接合トランジスタ２
３Ａのベースとコレクタの間に接続されると共にバイポ
ーラ接合トランジスタ２３Ｂのベースとコレクタの間に
接続される抵抗性インピーダンス要素１１と、バイポー
ラ接合トランジスタ２３Ａのベースとエミッタの間に接
続されたダイオード１９Ａと、バイポーラ接合トランジ
スタ２３Ｂのベースとエミッタの間に接続されたダイオ
ード２１Ａと、出力端子９Ａにドレインが接続された出
力用ＭＯＳＦＥＴ５Ａと、出力端子９Ｂにドレインが接
続された出力用ＭＯＳＦＥＴ５Ｂとから構成されてい
る。また、出力用ＭＯＳＦＥＴ５及び５Ｂのゲートは共
にフォトダイオードアレイ３のアノードに、ソースは共
にフォトダイオードアレイ３のカソードにそれぞれ接続
されている。
半導体リレー回路は、入力端子７Ａと７Ｂの間に接続さ
れた発光ダイオード１と、発光ダイオード１と光結合さ
れたフォトダイオードアレイ３と、フォトダイオードア
レイ３と並列的に接続されたバイポーラ接合トランジス
タ２３Ａ及び２３Ｂと、バイポーラ接合トランジスタ２
３Ａのベースとコレクタの間に接続されると共にバイポ
ーラ接合トランジスタ２３Ｂのベースとコレクタの間に
接続される抵抗性インピーダンス要素１１と、バイポー
ラ接合トランジスタ２３Ａのベースとエミッタの間に接
続されたダイオード１９Ａと、バイポーラ接合トランジ
スタ２３Ｂのベースとエミッタの間に接続されたダイオ
ード２１Ａと、出力端子９Ａにドレインが接続された出
力用ＭＯＳＦＥＴ５Ａと、出力端子９Ｂにドレインが接
続された出力用ＭＯＳＦＥＴ５Ｂとから構成されてい
る。また、出力用ＭＯＳＦＥＴ５及び５Ｂのゲートは共
にフォトダイオードアレイ３のアノードに、ソースは共
にフォトダイオードアレイ３のカソードにそれぞれ接続
されている。
【００２３】ここで、バイポーラ接合トランジスタ２３
Ａ及び２３Ｂとしては、通常のｎｐｎ型バイポーラ接合
トランジスタが使用されている。
Ａ及び２３Ｂとしては、通常のｎｐｎ型バイポーラ接合
トランジスタが使用されている。
【００２４】次に、この半導体リレー回路の動作につい
て説明する。
て説明する。
【００２５】入力端子７Ａと７Ｂの間に入力電流が流れ
ると、発光ダイオード１が光信号を発生し、この光信号
によりフォトダイオードアレイ３の両端に光起電力が発
生する。そして、フォトダイオードアレイ３の両端に発
生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲ
ート・ソース間に印加され、そのゲート・ソース間の充
電を行う。
ると、発光ダイオード１が光信号を発生し、この光信号
によりフォトダイオードアレイ３の両端に光起電力が発
生する。そして、フォトダイオードアレイ３の両端に発
生した光起電力は出力用ＭＯＳＦＥＴ５Ａ及び５Ｂのゲ
ート・ソース間に印加され、そのゲート・ソース間の充
電を行う。
【００２６】この時、ダイオード１９Ａによりバイポー
ラ接合トランジスタ２３Ａのエミッタ・ベース間は逆バ
イアス、抵抗性インピーダンス要素１１によりコレクタ
・ベース間は順バイアスとなり、同様に、ダイオード１
９Ｂによりバイポーラ接合トランジスタ２３Ｂのエミッ
タ・ベース間は逆バイアス、抵抗性インピーダンス要素
１１によりコレクタ・ベース間は順バイアスとなるの
で、バイポーラ接合トランジスタ２３Ａ及び２３ＢはＯ
ＦＦ状態となる。従って、フォトダイオードアレイ３の
両端に発生した光起電力による電流は、ノーマリ・オフ
型駆動用トランジスタ１５のコレクタ・エミッタ間を介
して流れることはなく、その大部分は出力用ＭＯＳＦＥ
Ｔ５Ａ及び５Ｂのゲート・ソース間の静電容量を充電す
る電流となるので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂを
短時間でＯＮ状態とすることができる。
ラ接合トランジスタ２３Ａのエミッタ・ベース間は逆バ
イアス、抵抗性インピーダンス要素１１によりコレクタ
・ベース間は順バイアスとなり、同様に、ダイオード１
９Ｂによりバイポーラ接合トランジスタ２３Ｂのエミッ
タ・ベース間は逆バイアス、抵抗性インピーダンス要素
１１によりコレクタ・ベース間は順バイアスとなるの
で、バイポーラ接合トランジスタ２３Ａ及び２３ＢはＯ
ＦＦ状態となる。従って、フォトダイオードアレイ３の
両端に発生した光起電力による電流は、ノーマリ・オフ
型駆動用トランジスタ１５のコレクタ・エミッタ間を介
して流れることはなく、その大部分は出力用ＭＯＳＦＥ
Ｔ５Ａ及び５Ｂのゲート・ソース間の静電容量を充電す
る電流となるので、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂを
短時間でＯＮ状態とすることができる。
【００２７】一方、入力端子７Ａと７Ｂの間の入力電流
が遮断されると、フォトダイオードアレイ３による光起
電力の発生は停止し、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂ
のゲート・ソース間の静電容量に蓄積された電荷の放電
が行われる。
が遮断されると、フォトダイオードアレイ３による光起
電力の発生は停止し、出力用ＭＯＳＦＥＴ５Ａ及び５Ｂ
のゲート・ソース間の静電容量に蓄積された電荷の放電
が行われる。
【００２８】この時、ダイオード１９Ａ及び抵抗性イン
ピーダンス要素１１によりバイポーラ接合トランジスタ
２３ＡがＯＮ状態となり、ダイオード１９Ｂ及び抵抗性
インピーダンス要素１１によりバイポーラ接合トランジ
スタ２３ＢがＯＮ状態となる。従って、出力用ＭＯＳＦ
ＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積
された電荷は、バイポーラ接合トランジスタ２３Ａ及び
２３Ｂを介して速やかに放電されることになり、出力用
ＭＯＳＦＥＴ５Ａ及び５Ｂを短時間でＯＦＦ状態とする
ことができる。
ピーダンス要素１１によりバイポーラ接合トランジスタ
２３ＡがＯＮ状態となり、ダイオード１９Ｂ及び抵抗性
インピーダンス要素１１によりバイポーラ接合トランジ
スタ２３ＢがＯＮ状態となる。従って、出力用ＭＯＳＦ
ＥＴ５Ａ及び５Ｂのゲート・ソース間の静電容量に蓄積
された電荷は、バイポーラ接合トランジスタ２３Ａ及び
２３Ｂを介して速やかに放電されることになり、出力用
ＭＯＳＦＥＴ５Ａ及び５Ｂを短時間でＯＦＦ状態とする
ことができる。
【００２９】ここで、本実施の形態の特徴は、出力用Ｍ
ＯＳＦＥＴ５Ａ及び５Ｂそれぞれに対してバイポーラ接
合トランジスタとダイオードの組み合わせを設けること
により、機能的には上述した特開平５−２１８０３号公
報に記載された出力用ＭＯＳＦＥＴのようにゲートにダ
イオードが接続されている構成を実現している点であ
る。すなわち、バイポーラ接合トランジスタ２３Ａ及び
２３Ｂのエミッタ・ベース間には等価的にダイオード
（ダイオード１９Ｃ及び２１Ｃ）が形成されるので、従
来のように、新たに４個のダイオードを追加する必要は
なく、従って、従来で問題となったコストアップを招く
ことはないのである。
ＯＳＦＥＴ５Ａ及び５Ｂそれぞれに対してバイポーラ接
合トランジスタとダイオードの組み合わせを設けること
により、機能的には上述した特開平５−２１８０３号公
報に記載された出力用ＭＯＳＦＥＴのようにゲートにダ
イオードが接続されている構成を実現している点であ
る。すなわち、バイポーラ接合トランジスタ２３Ａ及び
２３Ｂのエミッタ・ベース間には等価的にダイオード
（ダイオード１９Ｃ及び２１Ｃ）が形成されるので、従
来のように、新たに４個のダイオードを追加する必要は
なく、従って、従来で問題となったコストアップを招く
ことはないのである。
【００３０】また、本実施の形態に係る半導体リレー回
路では、充放電ループ内に直列に接続されているダイオ
ードはダイオード１９Ａと２１Ａだけであるので、図
５、図６及び図７に示す従来の半導体リレー回路に比べ
て、上記ダイオードによって生じる電圧降下を小さくす
ることが可能となる。
路では、充放電ループ内に直列に接続されているダイオ
ードはダイオード１９Ａと２１Ａだけであるので、図
５、図６及び図７に示す従来の半導体リレー回路に比べ
て、上記ダイオードによって生じる電圧降下を小さくす
ることが可能となる。
【００３１】
【発明の効果】以上説明したように本発明によれば、コ
ストアップを招くことのない高周波信号の制御に適した
低出力容量型の半導体リレー回路を実現することができ
る。
ストアップを招くことのない高周波信号の制御に適した
低出力容量型の半導体リレー回路を実現することができ
る。
【図１】本発明の実施の形態に係る半導体リレー回路の
回路図である
回路図である
【図２】従来の半導体リレー回路の回路図である。
【図３】従来の高速放電の可能な半導体リレー回路の回
路図である。
路図である。
【図４】従来の高速放電の可能な半導体リレー回路の他
の回路図である。
の回路図である。
【図５】図２に示す半導体リレー回路を低出力容量型と
したときの回路図である。
したときの回路図である。
【図６】図３に示す半導体リレー回路を低出力容量型と
したときの回路図である。
したときの回路図である。
【図７】図４に示す半導体リレー回路を低出力容量型と
したときの回路図である。
したときの回路図である。
１ 発光ダイオード ３ フォトダイオードアレイ ５Ａ、５Ｂ 出力用ＭＯＳＦＥＴ ７Ａ、７Ｂ 入力端子 ９Ａ、９Ｂ 出力端子 １１ 抵抗性インピーダンス要素 １３ 接合型電界効果トランジスタ（Ｊ−ＦＥＴ） １５ バイポーラ接合トランジスタ １７、１９Ａ、１９Ｂ、１９Ｃ、２１Ａ、２１Ｂ、２１
Ｃ ダイオード ２３Ａ、２３Ｂ ｐｎｐ型バイポーラ接合トランジスタ
Ｃ ダイオード ２３Ａ、２３Ｂ ｐｎｐ型バイポーラ接合トランジスタ
Claims (2)
- 【請求項１】 入力信号により光信号を発生する発光ダ
イオードと、前記光信号を受光して光起電力を発生する
フォトダイオードアレイと、前記フォトダイオードアレ
イのアノードにゲートが接続され、カソードにソースが
接続された第１の出力用電界効果トランジスタと、前記
フォトダイオードアレイのアノードにゲートが接続さ
れ、カソードにソースが接続された第２の出力用電界効
果トランジスタと、前記第１の出力用電界効果トランジ
スタのゲートにエミッタが接続され、ソースにコレクタ
が接続された第１のｐｎｐ型バイポーラ接合トランジス
タと、前記第２の出力用電界効果トランジスタのゲート
にエミッタが接続され、ソースにコレクタが接続された
第２のｐｎｐ型バイポーラ接合トランジスタと、前記第
１のｐｎｐ型バイポーラ接合トランジスタ及び前記第２
のｐｎｐ型バイポーラ接合トランジスタのベースと前記
第１のｐｎｐ型バイポーラ接合トランジスタ及び前記第
２のｐｎｐ型バイポーラ接合トランジスタのコレクタと
の間に接続された抵抗性インピーダンス要素と、前記第
１のｐｎｐ型バイポーラ接合トランジスタのベースにア
ノードが接続され、エミッタにカソードが接続された第
１のダイオードと、前記第２のｐｎｐ型バイポーラ接合
トランジスタのベースにアノードが接続され、エミッタ
にカソードが接続された第２のダイオードとを有するこ
とを特徴とする半導体リレー回路。 - 【請求項２】 前記半導体リレー回路は、前記発光ダイ
オードを含む第１のチップと、前記前記フォトダイオー
ドアレイ、前記第１のｐｎｐ型バイポーラ接合トランジ
スタ、前記第２のｐｎｐ型バイポーラ接合トランジス
タ、前記抵抗性インピーダンス要素、前記第１のダイオ
ード及び前記第２のダイオードを含む第２のチップと、
前記第１の出力用電界効果トランジスタ及び前記第２の
出力用電界効果トランジスタを含む第３のチップとから
構成されることを特徴とする請求項１記載の半導体リレ
ー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20723296A JP3564235B2 (ja) | 1996-08-06 | 1996-08-06 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20723296A JP3564235B2 (ja) | 1996-08-06 | 1996-08-06 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1051287A true JPH1051287A (ja) | 1998-02-20 |
| JP3564235B2 JP3564235B2 (ja) | 2004-09-08 |
Family
ID=16536429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20723296A Expired - Fee Related JP3564235B2 (ja) | 1996-08-06 | 1996-08-06 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3564235B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439547B2 (en) | 2002-07-15 | 2008-10-21 | Kabushiki Kaisha Toshiba | Micro electro mechanical system apparatus |
| JP2009147022A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 光半導体リレー |
-
1996
- 1996-08-06 JP JP20723296A patent/JP3564235B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439547B2 (en) | 2002-07-15 | 2008-10-21 | Kabushiki Kaisha Toshiba | Micro electro mechanical system apparatus |
| JP2009147022A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 光半導体リレー |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3564235B2 (ja) | 2004-09-08 |
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