JPH10513311A - Ｍｏｓゲート式ターンオフ・ｍｏｓ支援式ターンオン型パワーサイリスタ - Google Patents

Abstract

(57)【要約】 本発明のパワーサイリスタは、セル型エミッタ構造を有する。また、いずれのセルも、セルに組み込まれたターンオンゲートを支援するＦＥＴを有する。１方の極性のターンオンゲート電圧が、セルの表面とセルに組み込まれたターンオンゲートの上に配置されたＦＥＴゲート要素とに印加される。該電圧が印加されると、ＦＥＴゲート要素の下に配置されたチャンネルが導電状態となる。そのことにより、組み込まれたターンオンゲートが、サイリスタセルの上部ベース−上部エミッタ接合の駆動を与えて、サイリスタセルをターンオンする。

Description

【発明の詳細な説明】 ＭＯＳゲート式ターンオフ・ターンオン型パワーサイリスタ技術分野 本発明は、パワーサイリスタに関し、特に電界効果型ターンオンゲートと電界 効果型ターンオフゲートを用い、両者が単一ゲート電極により制御されるパワー サイリスタに関する。背景 パワーサイリスタの１種に、例えば、刊行物のTempleほかによるPower Conver sion Intelligent Motion(November 1992)、pp.9-16 に記載されるようなＭＯＳ 制御式サイリスタ(MOS Controlled Thyristr:ＭＣＴ)がある。ＭＣＴは、電界効 果型トランジスタ(Field Effect Transistors:ＦＥＴ’s)を用いて、単一ゲート 電極によりパワーサイリスタのターンオンとターンオフの両方を制御する。ＭＣ Ｔでは、サイリスタの下部エミッタと下部ベースの交わる箇所におけるサイリス タのｐ−ｎ接合が、サイリスタボディの平面全体にわたって伸びている。ＭＣＴ では、パワーサイリスタの上部ベースと上部エミッタの両方が、アレイ状のセル 型構造を有する。ＭＣＴの各セルには上部ベース領域があって、サイリスタボデ ィの上部表面からその下部ベース領域に伸びており、さらに上部エミッタ領域が あって、サイリスタボディの上部表面から上部ベース領域に伸びる。上部ベース 領域はセルベースで形成されるため、各セルを成す上部ベースと下部ベースによ り形成されたｐ−ｎ接合は、サイリスタボディの上部表面で終端する。換言すれ ば、パワーサイリスタを成す上部ベースと下部ベースにより形成される接合は、 サイリスタ内では連続しない。 米国特許のShinohe ほかによる第４、７１７、９４０号、およびTempleによる 第４、９５８、２１１号では、セル型上部エミッタ構造を有するパワーサイリス タを開示している。すなわちここでは、下部エミッタ領域の下部ベース領域と交 わる箇所において形成されたｐ−ｎ接合、および上部ベース領域の下部ベース領 域と交わる箇所において形成されたｐ−ｎ接合の両方が、サイリスタボディの平 面にわたって連続的に伸びている。 セル型エミッタ構造を持つパワーサイリスタであって、各セルがＦＥＴ支援式 ターンオンゲートを含むパワーサイリスタを提供することが、本発明の一つの目 的である。 本発明の他の目的は、ターンオフされたエミッタセルが、他のまだ導電状態で あるエミッタセルのターンオフを支援できるようなセル型エミッタ構造を持つパ ワーサイリスタを提供することである。発明の概要 本発明のパワーサイリスタはセル型エミッタ構造を有する。さらに各セルは、 セルに組込まれたＦＥＴ支援式ターンオンゲートを有する。一方の極性のターン オンゲート電圧は、セル表面の上に配置したＦＥＴ型ゲート要素に印加され、ま たセルに組込まれたターンオンゲートに印加される。ＦＥＴターンオンゲート要 素の下に配置したチャネルは導電状態となり、これによって一体化ターンオンゲ ートはサイリスタセルの上部ベース−上部エミッタの接合に駆動を与えることで 、サイリスタセルをオン状態にする。図面の簡単な説明 本明細書は、本発明に関する特徴を特に指摘し、かつ明確に請求している請求 項をもって終わっているが、本発明の目的と利点は、下記の好ましい実施の形態 についての説明から、添付図面を照合して読むことにより、さらに容易に確認す ることができるものであって、該添付図面とは次の通りである。 図１は、本発明の実施の一形態のパワーサイリスタの代表的セルを示す断面図 である。 図２は、図１に示されるサイリスタセルの等価回路概略図である。 図３は、本発明の実施の他の形態のパワーサイリスタの代表的セルを示す断面 図である。 図４は、図３に示されるサイリスタセルの等価回路概略図である。 図５は、本発明のさらに他の形態を示す一部概略の断面図である。好ましい実施の形態の説明 複数の図面に表示される要素は、明白にするため、各図面で同じ符号で示した 。図１では、本発明の実施の一形態のパワーサイリスタ１０の断面を示す。サイ リスタ１０は、直径が５３ｍｍおよび厚さが３７ｍｍのシリコンウェーハ１２に 形成される。下部（P+）エミッタ領域１４は不純物原子約１０¹⁸／ｃｃを超える 最大不純物濃度を有し、シリコンウェーハ１２の最下層に形成される。シリコン ウェーハ１２の平面全体にわたる下部エミッタ領域１４の上に、下部(N^-)ベース 領域１６が配置される。この下部ベース領域１６は、不純物原子約１０¹⁵／ｃｃ 未満の最大不純物濃度を有する。下部エミッタ領域１４が下部ベース領域１６と 交わる箇所が、ｐ−ｎ接合１８を定める。これがシリコンウェーハ１２の平面全 体にわたって連続的に伸びている。最初、シリコンウェーハ１２の上部層２０は 、不純物原子約１０¹⁷／ｃｃ未満の濃度を有するように、(p) 形材料でドーピン グされる。さらに上部層２０の下部ベース領域１６と交わる箇所が、Ｐ−Ｎ接合 ２４を形成し、シリコンウェーハ１２の平面全体にわたって伸びる。パワーサイ リスタ１０の陽極電極５４が、シリコンウェーハ１２の下部表面２８に電気的に 接続されている。後述するように、パワーサイリスタ１０の残りの要素には、上 部エミッタ要素とターンオン・ターンオフゲート回路が含まれ、アレイ状の同一 セル２９として形成される。各セル２９は、次により形成される。：（１）上部 層２０の上部表面２６の直ぐ下で、上部層２０の領域における不純物濃度を変化 させ、そして（２）シリコンウェーハ１２の上部表面２６の上に隣接して要素を 配置する。パワーサイリスタ１０のセル要素の形成後にも変わらず残っている上 部層２０の部分が、パワーサイリスタ１０の上部ベース(P) 領域２２を形成する 。 図１では、中心線３０に関して対称形をしている１個の代表的なセル２９のみ を図示している。第１の領域３２は、(N-)形で、不純物原子約１０¹⁷／ｃｃ未満 の最大不純物濃度であって、上部表面２６からシリコンウェーハ１２の上部層２ ０内に伸びる。第２の領域３４は(N+)形で、不純物原子約１０¹⁸／ｃｃより大き い最大不純物濃度で、上部エミッタ３４を形成し、上部表面２６から、第１の領 域３２内に、さらに貫通して伸びる。上部エミッタ３４の貫通深度は、上部層２ ０内に生ずるよう限定され、そして上部エミッタ３４の上部ベース２２と交わる 箇所にｐ−ｎ接合３６を形成する。上部エミッタ領域３４は、パワーサイリスタ １０の複数の同様のエミッタセル２９の１個である。第３の領域３８は、(P+)形 で、不純物原子約１０¹⁸／ｃｃより大きい最大不純物濃度で、上部表面２６から 、一部第１の領域３２内に、一部上部エミッタ領域３４内にそれぞれ伸びる。第 ４の領域４０は、(N) 形で、不純物原子約１０¹⁷／ｃｃ未満の最大不純物濃度で 、上部表面２６からシリコンウェーハ１２の上部層２０内に伸びる。第１の領域 ３２の端部４５は、第４の領域４０の端部４７から、双頭矢印４２により示され る距離ｘだけ間隔をおいて配置される。第５の領域４４は、(P+)形で、不純物原 子約１０¹⁸／ｃｃより大きい最大不純物濃度で、シリコンウェーハ１２の上部表 面２６から一部が第４の領域４０内に伸びる。第５の領域４４の第４の領域４０ と交わる箇所が、ｐ−ｎ接合４１を形成する。シリコンウェーハ１２の表面を見 下ろすと、セル２９は多数の一様な形態のいずれかを有することが可能である。 例えばセル２９が円形を有する場合、領域３４は概ね円柱形を有し、領域３２、 ３８、４０、４４は環状形を有することになる。同様に、各セル２９が、正方形 、六角形、またはある他の形を有することも可能である。それらの場合、図１の 断面は複数方向での断面の代表である。 シリコンウェーハ１２の上部表面２６と破線４６の間で、第３の領域３８の端 部４９から第１の領域３２の端部４５に伸びる部分が、第１のチャネル４８を定 める。同様に、シリコンウェーハ１２の上部表面２６と破線４６の間で、第１の 領域３２の端部４５から第４の領域４０の端部４７に伸びる部分が、第２のチャ ネル５０を定める。シリコンウェーハ１２の表面２６の上部に間隔をおいて配置 されたＦＥＴゲート要素５２は、チャネル４８、５０の上に位置する。パワーサ イリスタ１０の陰極６２を表す金属接点は、シリコンウェーハ１２の上部表面２ ６で、第２の領域３４と第３の領域３８とに接触する。金属接点５６はシリコン ウェーハ１２の表面２６で、第５の領域４４と電気的に接触する。金属接点５６ 、ゲート要素５２およびゲート電極５８は、相互結合６０により示されるように 電気的に接続される。通常二酸化ケイ素である絶縁媒体６４は、ゲート要素５２ の下に配置するシリコンウェーハ１２の表面２６と、ゲート要素５２との間に配 置される。 図２は図１に示される構造の等価回路図を表す。図１では、サイリスタ１０の 主要なパワー処理部分が、下部エミッタ１４、下部ベース１６、上部ベース２０ および上部エミッタ３４からできている。図２では、パワーサイリスタ１０の主 要なパワー処理部分が、破線ブロック７０内に、図示されるように接続された１ 組のトランジスタ７２、７４として図示される。同様に、図１に示され、第５の 領域(P+)４４、第４の領域(N) ４０、上部ベース領域(P) ２２および第１の領域 (N) ３２からできている構造は、補助ターンオンサイリスタ８０であって、第２ の(N+)領域３４により陰極６２に接続される。この補助ターンオンサイリスタ８ ０は、図２において、破線ボックス８０の中に、図示されるように接続された１ 組のトランジスタ７６、７８のように表される。 図１では、セル２９内に組込まれたＭＯＳターンオフゲートが、ＦＥＴゲート 要素５２および第１のチャネル４８から構成され、第１のチャネル４８は上部ベ ース２２を第３の領域３８に接続し、第３の領域３８が陰極６２と電気的に接触 する。図２において、ターンオフゲートは、ゲート要素５２と、トランジスタ７ ４のベースに接続されたソース８２と、トランジスタ７４のエミッタに接続され たドレイン８４と、ソース８２をドレイン８４に接続するチャネル４８とから構 成される。図１において、セル２９に組込まれたＭＯＳターンオンゲートは、Ｆ ＥＴゲート要素５２と、第１の領域３２を第４の領域４０に接続する第２のチャ ネル５０とから構成される。図２において、ターンオンゲートはＦＥＴゲート要 素５２と、トランジスタ７６のベースに接続されたソース８６と、トランジスタ ７８、７４のエミッタに接続されたドレイン８８と、ソース８６をドレイン８８ に接続するチャネル５０とから構成される。 パワーサイリスタ１０のターンオフ・ターンオンの簡単な説明をすると、以下 の通りである。いま図１を参照し、陽極５４から下部エミッタ１４、下部ベース １６、上部ベース２２、上部エミッタ３４を通り、陰極６２に電流が流れる導電 状態のパワーサイリスタ１０を仮定する。このパワーサイリスタ１０を非導電状 態にするには、負の電圧がゲート電極５８に印加され、それによりＦＥＴゲート 要素５２に印加されることで、チャネル４８内に正の電荷を誘導する。チャネル ４８における正の電荷が、陰極６２と接触する第３の領域３８と上部ベース２２ との間に導電パスを与える。接合３６を通り陰極６２に流れたパワーサイリスタ １０の電流の一部は、チャネル４８を経て陰極６２に流れ始める。チャネル領域 ４８の比較的低いインピーダンスのため、上部エミッタ３４−上部ベース２２の 接合３６間の電圧は低減され、これによりパワーサイリスタ１０が結果的にター ンオフとなる。 パワーサイリスタ１０が導電していない場合、ゲート電極５８に正の電圧を印 加し、したがってＦＥＴゲート要素５２と接点５６に正の電圧を印加することに より、パワーサイリスタ１０をターンオンとする。ゲート要素５２の正の電圧が 負の電荷を誘導し、第２のチャネル５０に蓄積増大し、これにより第４の領域４ ０と、陰極６２に第２の領域３４を通り電気的に接続される第１の領域３２との 間に導電電流パスを与える。第２のチャネル５０を通る電流の流れが、パワーサ イリスタ１０をターンオンさせることは、図２を参照することで最も良く説明さ れる。正の電圧がゲート電極５８、ゲート要素５２およびトランジスタ７６のエ ミッタに印加されると、第２のチャネル５０が導電状態になり、これによりベー ス電流がトランジスタ７６に流れることができ、トランジスタ７６をターンオン させる。トランジスタ７６がターンオンすると、トランジスタ７８に対しベース 電流駆動を与え、これが補助サイリスタ８０をターンオンさせ、またトランジス タ７４に対しベース電流駆動を与え、これがパワーサイリスタ７０をターンオン させる。 本発明の別の形態では、もしゲート要素５２の電圧が、例えば３０ボルトのよ うなある値を超えると、第４の(N) 領域４０の端部４７から第１の(N) 領域３２ の端部４５にアバランシェが生じ、これによりゲート要素５２から陰極６２に電 流が流れることができるように、双頭矢印４２により表される距離ｘは制御され る。またこの電流の流れにより補助サイリスタ８０とパワーサイリスタ１０をタ ーンオンさせる。パワーサイリスタ１０をターンオンする別の方法を提供すると ともに、高電圧がゲート電極に仮に加えられたような場合の、絶縁層６４間に印 加することが可能な電圧を限定する。例えば、距離ｘが５ないし１５ミクロンの 範囲とすると、絶縁層６４間の電圧は約２５ないし７５ボルトに限定される。こ の電圧限定機能は、絶縁層６４間に損害電圧レベルが不注意に印加されるのを防 止する。 図３に本発明の別の形態を示す。図３のセル２９は、ゲート要素５２がシリコ ンウェーハ１２の上部表面２６において、第４の領域４０の第５の領域４４と交 わる交差箇所５５にまで伸びている点以外は、図１に示すのと同じ構造を有する 。シリコンウェーハ１２の表面２６における第４の領域４０の、ゲート要素５２ の下に配置される部分が、第３のチャネル５３を形成する。前述のように、負の 電圧がゲート要素５２に印加されると、チャネル４８は導電状態となり、これが ベース領域２２から上部エミッタ３６へ、さらに陰極６２へ低インピーダンスパ スを提供し、サイリスタセル２９をターンオフさせる。またゲート要素５２に印 加された負の電圧が、チャネル５３内に正の電荷を誘導し、ベース領域２２と第 ４の領域４４との間にさらなる低インピーダンスパスを与える。そこで、低イン ピーダンスパスは、接点５６から陰極６２へ、第３のチャネル５３、ベース領域 ２２、第１のチャネル４８および第３の領域３８を介して存在する。このサイリ スタセル２９がターンオフすると、接点５６と陰極６２との間のこの低インピー ダンスパスが、まだ完全にターンオフしていない隣接のサイリスタセル２９から 電流を受容することができ、これによりパワーサイリスタ１０のターンオフを支 援する。 さらに図５は、本発明の別の形態を示す。図１の実施の形態では、上部ベース ２２の下部ベース１６と交わる箇所で形成された接合２４は、シリコンウェーハ １２の平面全体にわたって連続していたが、図１のターンオン・ターンオフゲー ト構造は、接合２４が連続していない場合でも利用可能であることが技術分野の 当業者であれば認められることである。そこで図５では、下部エミッタ１４の下 部ベース１６と交わる箇所で形成された接合１８が、シリコンウェーハ１２の平 面全体にわたって伸びているが、セル２９ａはそれ自身の上部ベース領域２２を 有し、これが上部表面２６から下部ベース領域１６へと下方に伸び、これにより 接合２４ａを形成し、該接合２４ａはセルの上部表面２６で開始して終端し、そ こで隣接するセルの接合には接続されない。また図５では、セル２９ｂの接合２ ４ｂは、セル２９ｂの上部表面２６において終端する一端を有するが、その他端 はセル２９ｃの接合２４ｃの一端と連続していることを示す。接合２４ｃの他端 は、セル２９ｃの上部表面２６で終端する。この技術分野の当業者であれば認め られることであるが、もしセル２９ａの接合２４ａと、隣接のセル２９ｂの接合 ２４ｂとの間の間隔Y が十分に小さい（例えば、３から５ミクロンの間）のであ れば、パワーサイリスタ１０はあたかもｐ−ｎ接合２４がセル２９ａとセル２９ ｂとの間に連続しているかのように機能することができる。この間隔Y をアレイ を通じて３ないし５ミクロンに保持することにより、不連続接合２４はあたかも シリコンウェーハ１２全体にわたって連続しているかのように機能することがで きる。パワーサイリスタ１０の図３における残りの要素の全ては、上部ベース領 域２２に対して図１におけるのと同様の関係を有する。 本発明の特定の実施の形態を示し述べたが、この技術分野の当業者であれば、 その範囲を広くした形態で、本発明に外れることなく、種々の変化と変形が実施 可能であることは明白であって、すなわちこのような種々の変化と変形のすべて が、本発明の正しい精神と範囲内に帰着するように、包含していると意図する。

【手続補正書】 【提出日】１９９８年２月１３日 【補正内容】 （１）発明の名称を「ＭＯＳゲート式ターンオフ・ＭＯＳ支援式ターンオン型パ ワーサイリスタ」と訂正する。 （２）明細書第１頁第６〜７行目に「電界効果型ターンオフゲート」とあるのを 「電界効果支援型ターンオフゲート」と訂正する。 （３）明細書第２頁第２７〜２９行目までの「図３は・・・概略図である。」を 削除する。 （４）明細書第３頁第１行目に「図５は、」とあるのを「図３は、」と訂正する 。 （５）明細書第５頁第９〜１０行目に「第１の領域(N)」とあるのを「第１の領 域(N-)」と訂正する。 （６）明細書第７頁第５〜２０行目までの「図３に・・・支援する。」を削除す る。 （７）明細書第７頁第２１行目に「図５」とあるのを「図３」と訂正する。 （８）明細書第７頁第２５行目に「図５」とあるのを「図３」と訂正する。 （９）明細書第８頁第１行目に「図５」とあるのを「図３」と訂正する。 （１０）請求の範囲を、別紙のとおりに訂正する。 （１１）図３、図４を削除する。 （１２）図５を図３に変更し、変更後の図３を、別紙のとおりに訂正する。 請求の範囲 １．第１と第２のパワー電極（５４、６２）、単一ゲート電極（５８）および サイリスタボディ（１２）を有するパワーサイリスタ（１０）において、 該サイリスタボディ（１２）は、順次上に重なる半導体材料の第１と第２と第 ３の層（１４、１６、２０）からなり、該第１と第３の層（１４、２０）は１方 の導電形を有し、該第２の層（１６）はその反対の導電形を有し、上に位置する 第２の層（１６）とは反対側の第１の層（１４）の表面（２８）は、サイリスタ ボディ（１２）の第１の主表面（２８）を形成し、かつ第１のパワー電極（５４ ）に接続し、下に位置する第２の層（１６）とは反対側の第３の層（２０）の表 面（２６）は、サイリスタボディ（１２）の第２の主表面（２６）を形成し、 前記パワーサイリスタ（１０）は複数のセルを有し、該セルはそれぞれ、 （ａ）前記反対の導電形の低不純物濃度を有し、前記第２の主表面（２６）か ら、第３の層（２０）内に伸びる第１の領域（３２）と、 （ｂ）前記反対の導電形の高不純物濃度を有し、前記第２の主表面（２６）か ら、部分的に第１の領域（３２）内に伸び、貫通し、前記第３の層（２０）内に 伸び、前記第２のパワー電極（６２）に接続された第２の領域（３４）と、 （ｃ）前記第２のパワー電極（６２）に接続され、前記１方の導電形の不純物 濃度を有し、第２の主表面（２６）から、部分的に前記第１と第２の領域（３２ 、３４）内に伸びる第３の領域（３８）と、 （ｄ）前記反対の導電形の低不純物濃度を有し、前記第２の主表面（２６）か ら、第３の層（２０）内に伸びる第４の領域（４０）であって、第１の領域（３ ２）から間隔をおいて位置し、第３の層（２０）内で、第１の領域（３２）と第 ４の領域（４０）の間のチャネル（５０）を、第２の主表面（２６）において定 める第４の領域（４０）と、 （ｅ）前記１方の導電形の不純物濃度を有し、第４の領域（４０）内にｐ−ｎ 接合（４１）を形成するよう、前記第２の主表面（２６）から、第４の領域（４ ０）内に伸びる第５の領域（４４）と、 （ｆ）ゲート電極（５８）と第５の領域（４４）とに接続し、チャネル（５０ ）の上に距離をおいて位置するゲート要素（５２）であって、前記ｐ−ｎ接合（ ４１）に順バイアスを印加するために、かつ前記チャネル（５０）を導電状態に させるために、ゲート要素（５２）に１方の極性の電圧を印加させることにより 、第５の領域（４４）と第２のパワー電極（６２）との間に低インピーダンスパ スを与え、ゲート電極（５８）とパワー電極（６２）の間で、かつ第２の領域（ ３４）と第３の層（２０）を通り、パワーサイリスタ（１０）をターンオンさせ るよう電流を通じさせることができるゲート要素（５２）と、を有することを特 徴とするパワーサイリスタ（１０）。 ２．第１と第２のパワー電極（５４、６２）、単一ゲート電極（５８）および サイリスタボディ（１２）を有するパワーサイリスタ（１０）において、 該サイリスタボディ（１２）は、順次上に重なる半導体材料の第１と第２と第 ３の層（１４、１６、２０）からなり、該第１と第３の層（１４、２０）は１方 の導電形を有し、該第２の層（１６）はその反対の導電形を有し、上に位置する 第２の層（１６）とは反対側の第１の層（１４）の表面（２８）は、サイリスタ ボディ（１２）の第１の主表面（２８）を形成し、かつ第１のパワー電極（５４ ）に接続し、下に位置する第２の層（１６）とは反対側の第３の層（２０）の表 面（２６）は、サイリスタボディ（１２）の第２の主表面（２６）を形成し、 前記パワーサイリスタ（１０）は複数のセルを有し、該セルはそれぞれ、 （ａ）前記反対の導電形の低不純物濃度を有し、前記第２の主表面（２６）か ら、第３の層（２０）内に伸びる第１の領域（３２）と、 （ｂ）前記反対の導電形の高不純物濃度を有し、前記第２の主表面（２６）か ら、部分的に第１の領域（３２）内に伸び、貫通し、前記第３の層（２０）内に 伸び、前記第２のパワー電極（６２）に接続された第２の領域（３４）と、 （ｃ）第２の主表面（２６）において、第３の領域（３８）に隣接する第１の 領域（３２）に第１のチャネル（４８）を定めるために、前記第２のパワー電極 （６２）に接続され、前記１方の導電形の不純物濃度を有し、第２の主表面（２ ６）から、部分的に前記第１と第２の領域（３２、３４）内に伸びる第３の領域 （３８）と、 （ｄ）前記反対の導電形の低不純物濃度を有し、前記第２の主表面（２６）か ら、第３の層（２０）内に伸びる第４の領域（４０）であって、第１の領域（３ ２）から間隔をおいて位置し、第３の層（２０）内で、第１の領域（３２）と第 ４の領域（４０）の間の第２のチャネル（５０）を、第２の主表面（２６）にお いて定める第４の領域（４０）と、 （ｅ）前記１方の導電形の不純物濃度を有し、第４の領域（４０）内にｐ−ｎ 接合（４１）を形成するよう、前記第２の主表面（２６）から、第４の領域（４ ０）内に伸びる第５の領域（４４）と、 （ｆ）ゲート電極（５８）と第５の領域（４４）とに接続し、第１と第２のチ ャネル（４８、５０）の上に距離をおいて配置されたゲート要素（５２）であっ て、（ｉ）第１のチャネル（４８）を導電状態にさせることにより、パワーサイ リスタ（１０）をターンオフさせるため、第３の層（２０）と第２のパワー電極 （６２）の間に低インピーダンスパスを与えるよう、ゲート要素（５２）に１方 の極性の電圧を印加し、および（ii）前記ｐ−ｎ接合（４１）に順バイアスを印 加することにより、かつ第２のチャネル（５０）を導電状態にさせることにより 、第５の領域（４４）と第２のパワー電極（６２）の間に低インピーダンスパス を与えるよう、ゲート要素（５２）に反対の極性の電圧を印加することにより、 ゲート電極（５８）と第２のパワー電極（６２）の間で、かつ第３の層（２０） と第２の領域（３４）を通り、パワーサイリスタ（１０）をターンオンさせるよ う電流を通じさせることができるゲート要素（５２）と、を有することを特徴と するパワーサイリスタ（１０）。 ３．第３と第５の領域（３８、４４）は前記１方の導電形の高不純物濃度を有 することを特徴とする請求項１に記載のパワーサイリスタ（１０）。 ４．第３と第５の領域（３８、４４）は前記１方の導電形の高不純物濃度を有 することを特徴とする請求項２に記載のパワーサイリスタ（１０）。 ５．ゲート電極（５８）に印加された電圧が所定の値を超過する場合、第１の 領域（３２）と第４の領域（４０）との間にアバランシェが発生し、これがパワ ーサイリスタ（１０）をターンオンさせ、ゲート電極（５８）における電圧を、 前記ゲート要素（５２）と前記第２の主表面（２６）の間の絶縁が損傷しないよ うに防護するレベルに限定するような約５〜１５ミクロンの間の値で、第１の領 域（３２）と第４の領域（４０）との間の間隔（４２）が設けられていることを 特徴とする請求項１に記載のパワーサイリスタ（１０）。 ６．ゲート電極（５８）に印加された電圧が所定の値を超過する場合、第１の 領域（３２）と第４の領域（４０）との間にアバランシェが発生し、これがパワ ーサイリスタ（１０）をターンオンさせ、ゲート電極（５８）における電圧を、 前記ゲート要素（５２）と前記第２の主表面（２６）の間の絶縁が損傷しないよ うに防護するレベルに限定するような約５〜１５ミクロンの間の値で、第１の領 域（３２）と第４の領域（４０）との間の間隔（４２）が設けられていることを 特徴とする請求項２に記載のパワーサイリスタ（１０）。 ７．第１と第２のパワー電極（５４、６２）、単一ゲート電極（５８）および サイリスタボディ（１２）を有するパワーサイリスタ（１０）において、 サイリスタボディ（１２）は、順次上に位置する半導体材料の第１と第２の層 （１４、１６）からなり、該第１の層（１４）は１方の導電形を有し、該第２の 層（１６）はその反対の導電形を有し、上に位置する第２の層（１６）と反対側 に位置する第１の層（１４）の表面（２８）は、サイリスタボディ（１２）の第 １の主表面（２８）を形成し、かつ第１のパワー電極（５４）に接続し、下に位 置する第１の層（１４）と反対側に位置する第２の層（１６）の表面（２６）は 、サイリスタボディ（１２）の第２の主表面（２６）を形成し、 前記パワーサイリスタ（１０）は複数のセルを有し、該セルはそれぞれ、 （ａ）前記サイリスタボディ（１２）の前記第２の主表面（２６）に前記第２ 層で終端するｐ−ｎ接合（２４）を形成するように、第２の主表面（２６）から 第２の層（１６）内に伸びる前記１方の導電形の上部ベース領域（２２）と、 （ｂ）前記反対の導電形の低不純物濃度を有し、第２の主表面（２６）から上 部ベース領域（２２）内に伸びる第１の領域（３２）と、 （ｃ）前記反対の導電形の高不純物濃度を有し、第２の主表面（２６）から、 部分的に第１の領域（３２）を貫通し、かつ上部ベース領域（２２）内に伸び、 第２のパワー電極（６２）に接続された第２の領域（３４）と、 （ｄ）第２の主表面（２６）にて第３の領域（３８）に隣接する第１の領域（ ３２）に第１のチャネル（４８）を定めるために、第２のパワー電極（６２）に 接続され、前記１方の導電形の不純物濃度を有し、第２の主表面（２６）から部 分的に第１と第２の領域（３２、３４）内に伸びる第３の領域（３８）と、 （ｅ）前記反対の導電形の低不純物濃度を有し、前記第２の主表面（２６）か ら上部ベース領域（２２）内に伸びる第４の領域（４０）であって、第１の領域 （３２）から間隔をおいて位置し、上部ベース領域（２２）における第１の領域 （３２）と第４の領域（４０）の間の第２のチャネル（５０）を第２の主表面（ ２６）において定める領域である第４の領域（４０）と、 （ｆ）前記１方の導電形の高不純物濃度を有し、第４の領域（４０）内にｐ− ｎ接合（４１）を形成するように、第２の主表面（２６）から第４の領域（４０ ）内に伸びる第５の領域（４４）と、 （ｇ）ゲート電極（５８）に接続し、かつ第５の領域（４４）に接続し、チャ ネル（５０）の上に距離をおいて配置されたゲート要素（５２）であって、チャ ネル（５０）を導電状態にさせ、これにより第５の領域（４４）と第２のパワー 電極（６２）との間に低インピーダンスパスを与えるよう、前記ｐ−ｎ接合（４ １）に順バイアスを印加し、かつ１方の極性の電圧をゲート要素（５２）に印加 することにより、ゲート電極（５８）と前記パワー電極（６２）との間で、かつ 第２の領域（３４）と上部ベース領域（２２）を通り、パワーサイリスタ（１０ ）をターンオンさせるよう電流を通じさせることができるゲート要素（５２）と を有することを特徴とするパワーサイリスタ（１０）。 ８．第３と第５の領域（３８、４４）は前記１方の導電形の高不純物濃度を有 することを特徴とする請求項７に記載のパワーサイリスタ（１０）。 ９．１個のセルのｐ−ｎ接合（２４ａ）は、前記第２の層と上部ベースの層の 間に形成され、隣接するセルで対応のｐ−ｎ接合（２４ｂ）から約３ないし５ミ クロンの間隔をおいて配置され、サイリスタボディにまたがる連続的な接合の一 部として機能するため、セル間の接合となるように充分に接近していることを特 徴とする請求項８に記載のパワーサイリスタ（１０）。 【図３】

Claims (1)

1. 【特許請求の範囲】 １．第１と第２のパワー電極（５４、６２）、単一ゲート電極（５８）および サイリスタボディ（１２）を有するパワーサイリスタ（１０）において、該サイ リスタボディ（１２）は、上に配置する半導体材料の第１と第２と第３の層（１ ４、１６、２０）からなり、該第１と第３の層（１４、２０）は１方の導電形を 有し、該第２の層（１６）はその反対の導電形を有し、前記上に配置する第２の 層（１６）とは反対の第１の層（１４）の表面（２８）はサイリスタボディ（１ ２）の第１の主表面（２８）を形成し、かつ第１のパワー電極（５４）に接続し 、下に配置する第２の層（１６）とは反対の第３の層（２０）の表面（２６）は サイリスタボディ（１２）の第２の主表面（２６）を形成し、前記パワーサイリ スタ（１０）は複数のセルを有し、該セルは、 （ａ）前記反対の導電形の低不純物濃度を有し、前記第２の主表面（２６）か ら第３の層（２０）に伸びる第１の領域（３２）と、 （ｂ）反対の導電形の高不純物濃度を有し、前記第２の主表面（２６）から、 部分的に第１の領域（３２）内に伸び、貫通し、前記第３の層（２０）内に伸び 、前記第２のパワー電極（６２）に接続された第２の領域（３４）と、 （ｃ）前記第２のパワー電極（６２）に接続され、前記１方の導電形の不純物 濃度を有し、第２の主表面（２６）から部分的に前記第１と第２の領域（３２、 ３４）内に伸びる第３の領域（３８）と、 （ｄ）前記反対の導電形の低不純物濃度を有し、第２の主表面（２６）から第 ３の層（２０）内に伸びる第４の領域（４０）であって、第１の領域（３２）か ら間隔をおいて配置し、第３の層（２０）内で第１の領域（３２）と第４の領域 （４０）の間のチャネル（５０）を第２の主表面（２６）において定める第４の 領域（４０）と、 （ｅ）前記１方の導電形の不純物濃度を有し、第２の主表面（２６）から第４ の領域（４０）内にｐ−ｎ接合（４１）を形成するよう、第４の領域（４０）内 に伸びる第５の領域（４４）と、 （ｆ）ゲート電極（５８）に接続し、第５の領域（４４）に接続し、チャネル （５０）の上に距離をおいて配置するゲート要素（５２）であって、前記チャネ ル（５０）を導電状態にさせるために、ゲート要素（５２）に１方の極性の電圧 を印加させ、第５の領域（４４）と第２のパワー電極（６２）との間に低インピ ーダンスパスを与え、パワーサイリスタ（１０）をターンオンさせるため、ゲー ト電極（５８）とパワー電極（６２）の間で、かつ第２の領域（３４）と第３の 層（２０）を貫通し、電流を通じさせることができる手段であるゲート要素（５ ２）とを有することを特徴とするパワーサイリスタ（１０）。 ２．第１と第２のパワー電極（５４、６２）、単一ゲート電極（５８）および サイリスタボディ（１２）を有するパワーサイリスタ（１０）において、該サイ リスタボディ（１２）は、上に配置する半導体材料の第１と第２と第３の層（１ ４、１６、２０）からなり、該第１と第３の層（１４、２０）は１方の導電形を 有し、該第２の層（１６）はその反対の導電形を有し、前記上に配置する第２の 層（１６）とは反対の第１の層（１４）の表面（２８）はサイリスタボディ（１ ２）の第１の主表面（２８）を形成し、かつ第１のパワー電極（５４）に接続し 、下に配置する第２の層（１６）とは反対の第３の層（２０）の表面（２６）は サイリスタボディ（１２）の第２の主表面（２６）を形成し、前記パワーサイリ スタ（１０）は複数のセルを有し、該セルは、 （ａ）前記反対の導電形の低不純物濃度を有し、前記第２の主表面（２６）か ら第３の層（２０）に伸びる第１の領域（３２）と、 （ｂ）反対の導電形の高不純物濃度を有し、前記第２の主表面（２６）から、 部分的に第１の領域（３２）内に伸び、貫通し、前記第３の層（２０）内に伸び 、前記第２のパワー電極（６２）に接続された第２の領域（３４）と、 （ｃ）第２の主表面（２６）において、第３の領域（３８）に隣接する第１の 領域（３２）に第１のチャネル（４８）を定めるために、前記第２のパワー電極 （６２）に接続され、前記１方の導電形の不純物濃度を有し、第２の主表面（２ ６）から部分的に前記第１と第２の領域（３２、３４）内に伸びる第３の領域（ ３８）と、 （ｄ）前記反対の導電形の低不純物濃度を有し、第２の主表面（２６）から第 ３の層（２０）内に伸びる第４の領域（４０）であって、第１の領域（３２）か ら間隔をおいて配置し、第３の層（２０）内で第１の領域（３２）と第４の領域 （４０）の間の第２のチャネル（５０）を第２の主表面（２６）において定める 第４の領域（４０）と、 （ｅ）前記１方の導電形の不純物濃度を有し、第２の主表面（２６）から第４ の領域（４０）内にｐ−ｎ接合（４１）を形成するよう、第４の領域（４０）内 に伸びる第５の領域（４４）と、 （ｆ）ゲート電極（５８）に接続し、第５の領域（４４）に接続し、第１と第 ２のチャネル（４８、５０）の上に距離をおいて配置されたゲート要素（５２） であって、（ｉ）第１のチャネル（４８）を導電状態にさせることにより、パワ ーサイリスタ（１０）をターンオフさせるため、第３の層（２０）と第２のパワ ー電極（６２）の間に低インピーダンスパスを与えるよう、ゲート要素（５２） に１方の極性の電圧を印加し、および（ii）第２のチャネル（５０）を導電状態 にさせることにより、第５の領域（４４）と第２のパワー電極（６２）の間に低 インピーダンスパスを与えるよう、ゲート要素（５２）に反対の極性の電圧を印 加する手段であり、これによりゲート電極（５８）と第２のパワー電極（６２） の間に、そして第３の層（２０）と第２の領域（３４）を通り、パワーサイリス タ（１０）をターンオンさせるよう電流を通じさせることができるゲート要素（ ５２）とを有することを特徴とするパワーサイリスタ（１０）。 ３．第３と第５の領域（３８、４４）は前記１方の導電形の高不純物濃度を有 することを特徴とする請求項１に記載のパワーサイリスタ（１０）。 ４．第３と第５の領域（３８、４４）は前記１方の導電形の高不純物濃度を有 することを特徴とする請求項２に記載のパワーサイリスタ（１０）。 ５．ゲート電極（５８）に印加された電圧が所定の値を超過する場合、第１の 領域（３２）と第４の領域（４０）との間に導電が生じ、これがパワーサイリス タ（１０）をターンオンさせ、ゲート電極（５８）における電圧を限定するよう に、第１の領域（３２）と第４の領域（４０）との間の間隔（４２）が、約５な いし１５ミクロンであることを特徴とする請求項１に記載のパワーサイリスタ（ １０）。 ６．ゲート電極（５８）に印加された電圧が所定の値を超過する場合、第１の 領域（３２）と第４の領域（４０）との間に導電が生じ、これがパワーサイリス タ（１０）をターンオンさせ、ゲート電極（５８）における電圧を限定するよう に、第１の領域（３２）と第４の領域（４０）との間の間隔（４２）が、約５な いし１５ミクロンであることを特徴とする請求項２に記載のパワーサイリスタ（ １０）。 ７．第３のチャネル（５３）は第２の主表面（２６）にて第４の領域（４０） と第５の領域（４４）との間に定められ、１方の極性の電圧がゲート要素（５２ ）に印加される場合、第３のチャネル（５３）は導電状態になり、これにより第 ５の領域（４４）と第２のパワー電極（６２）との間に低インピーダンスパスを 与えるよう、ゲート要素（５２）が第３のチャネル（５３）の上に配置されるこ とを特徴とする請求項４に記載のパワーサイリスタ（１０） ８．第１と第２のパワー電極（５４、６２）、単一ゲート電極（５８）および サイリスタボディ（１２）を有するパワーサイリスタ（１０）において、サイリ スタボディ（１２）は上に配置される半導体材料の第１と第２の層（１４、１６ ）からなり、前記第１の層（１４）は１方の導電形を有し、第２の層（１６）は その反対の導電形を有し、上に配置される第２の層（１６）と反対に位置する第 １の層（１４）の表面（２８）はサイリスタボディ（１２）の第１の主表面（２ ８）を形成し、かつ第１のパワー電極（５４）に接続し、下に配置する第１の層 （１４）と反対に位置する第２の層（１６）の表面（２６）はサイリスタボディ （１２）の第２の主表面（２６）を形成し、前記パワーサイリスタ（１０）は複 数のセルを有し、該セルは、 （ａ）前記サイリスタボディ（１２）の前記表面（２６）に終端するｐ−ｎ接 合（２４）を形成するように、第２の主表面（２６）から第２の層（２０）内に 伸びる前記１方の導電形の上部ベース領域（２２）と、 （ｂ）前記反対の導電形の低不純物濃度を有し、第２の主表面（２６）から上 部ベース領域（２２）内に伸びる第１の領域（３２）と、 （ｃ）前記反対の導電形の高不純物濃度を有し、第２の主表面（２６）から、 部分的に第１の領域（３２）を貫通し、かつ上部ベース領域（２２）内に伸び、 第２のパワー電極（６２）に接続された第２の領域（３４）と、 （ｄ）第２の主要表面（２６）にて第３の領域（３８）に隣接する第１の領域 （３２）に、第１のチャネル（４８）を定めるために、第２のパワー電極（６２ ）に接続され、前記１方の導電形の高不純物濃度を有し、第２の主表面（２６） から部分的に第１と第２の領域（３２、３４）内に伸びる第３の領域（３８）と 、 （ｅ）前記反対の導電形の低不純物濃度を有し、第２の主表面（２６）から上 部ベース領域（２２）内に伸びる第４の領域（４０）であって、第４の領域（４ ０）は第２の主表面（２６）にて上部ベース領域（２２）において第１の領域（ ３２）と第４の領域（４０）の間に、第２のチャネル（５０）を定めるように、 第１の領域（３２）から間隔をおいて配置した領域である第４の領域（４０）と 、 （ｆ）前記１方の導電形の高不純物濃度を有し、第４の領域（４０）内にｐ− ｎ接合（４１）を形成するように、第２の主表面（２６）から第４の領域（４０ ）内に伸びる第５の領域（４４）と、 （ｇ）ゲート電極（５８）に接続し、第５の領域（４４）に接続し、チャネル （５０）の上で距離をおいて配置されたゲート要素（５２）であって、ゲート要 素（５２）にチャネル（５０）を導電状態にさせ、これにより第５の領域（４４ ）と第２のパワー電極（６２）との間に低インピーダンスパスを与えるよう１方 の極性の電圧を印加する手段となり、これによりゲート電極（５８）と前記パワ ー電極（６２）との間で、かつ第２の領域（３４）と第３の領域（２０）を貫通 し、パワーサイリスタ（１０）をターンオンさせるよう電流を通じさせることが できるゲート要素（５２）とを有することを特徴とするパワーサイリスタ（１０ ）。 ９．第３と第５の領域（３８、４４）は前記１方の導電形の高不純物濃度を有 することを特徴とする請求項８に記載のパワーサイリスタ（１０）。 １０．１個のセルのｐ−ｎ接合（２４ａ）は隣接するセルのｐ−ｎ接合（２４ ｂ）から約３ないし５ミクロンの間隔をおいて配置されていることを特徴とする 請求項９に記載のパワーサイリスタ（１０）。