JPH1055981A - 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法 - Google Patents

集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法

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JPH1055981A
JPH1055981A JP9114514A JP11451497A JPH1055981A JP H1055981 A JPH1055981 A JP H1055981A JP 9114514 A JP9114514 A JP 9114514A JP 11451497 A JP11451497 A JP 11451497A JP H1055981 A JPH1055981 A JP H1055981A
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デーム クリスティーネ
Richard J Stengl
ヨット シュテングル リヒャルト
Hans-Joerg Timme
ティメ ハンス−イェルク
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  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 本発明の課題は、ＷＳｉＸの異常酸化を防止
するケイ化タングステン膜の析出方法を提供することで
ある。 【解決手段】 前記課題は、図５記載のゲート積層パタ
ーン化後、非晶質シリコンスペーサーの析出だけではな
く本来のケイ化タングステンの表面の非晶質シリコン薄
層析出によって解決される。 【効果】 ケイ化タングステンをＳｉ薄層により保護
し、組成の不均一なＷＳｉＸ層の表面上に過剰のＳｉを
供給することにより、表面酸化の防止及び、化学量論的
に均質な、Ｓｉに富むＤＣＳ ＷＳｉＸの結晶化が保証
され、かつ非晶質スペーサーにより、ゲートの側壁の酸
化中の異常酸化が回避される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、超大規模
集積（ＶＬＳＩ）回路の場合の電子デバイスの製造及
び、殊にゲートレベルで相互結合に使用される典型的な
型のケイ化タングステン膜の析出に関する。
【０００２】
【従来の技術】典型的な厚さ５０〜１００ナノメートル
（ｎｍ）の化学蒸着（ＣＶＤ）されたケイ化タングステ
ン（ＷＳｉＸ）膜は、例えば低い抵抗率、低い汚染レベ
ル、及び良好な過程の適用範囲のような性質のために、
ディープサブミクロンメモリデバイスにおけるゲートレ
ベルでの相互結合のためのドープされた多結晶質シリコ
ン（ポリシリコン）の上に使用される。ジクロロシラン
（ＤＣＳ）、即ちＳｉＨ２ＣＩ２／ＷＦ６化学によって
析出されたＷＳｉＸ相は、より低いフッ素含量（１０
１８ａｔ／ｃｍ３以下）、改善された過程の適用範囲、
より低い徐冷後の応力及びより良好な付着性のためにシ
ラン（ＳｉＨ４／ＷＦ６）処理方法によって析出された
ＷＳｉＸ相の析出よりも卓越しているように思われる。
例えば、M.Y.Tsai他、J.Elecrochem.Soc.、第128号、10
(1981)及びS.G.Telford他、J.Elecrochem.Soc.、第140
号、12(1993)を参照のこと。しかしながら、ＤＣＳ Ｗ
ＳｉＸ膜は、S.G.Telford他によって報告されたよう
に、２００ｍｍウェーハ上での超大規模集積に対して重
大な深部での組成の不均一性を示しうる。殊に、ドープ
されたポリシリコン上での成長の際に、Ｗに富む核生成
層は、ポリシリコン／ケイ化物界面に形成されうる。Ｗ
に富む界面は、温度７００℃以上でシリコンの過剰の相
互拡散、局在化された応力及び付着性の問題を惹起しう
る。前記S.G.Telford他を再び参照のこと。温度９００
℃以下でＷに富むケイ化物を酸化雰囲気に暴露すること
により、通常、ＷＳｉＸの異常酸化として知られるＳｉ
Ｏ２、ＷＯ３、及び他の揮発性タングステン酸化物等が
形成される。再び前記M.Y.Tsai他、及びM.P.Siegal及び
J.J.Santiago、J.Appl.Phys.、第65号、2(1989)を参照
のこと。ＷＳｉＸには通常析出ゲート積層絶縁のための
絶縁体析出が続く。低圧ＣＶＤ（ＬＰＣＶＤ）法がS.M.
Sze、VLSI Technology、McGraw-Hill、1984の121ページ
に記載されたような通常、温度７００〜８００℃で実施
された窒化物の析出であるようなその後の処理方法の場
合には、異常酸化は、炉中の残留酸素によるランプアッ
プ(ramp up)中に起こりうる。望ましくないＷＳｉＸ酸
化も、ゲート積層パターン化後、ゲート絶縁に使用され
る共通の方法であるゲート側壁の酸化中に起こるものと
思われる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ＷＳ
ｉＸの異常酸化を防止するケイ化タングステン膜の析出
方法を提供することである。
【０００４】
【課題を解決するための手段】前記課題は、化学量論的
に不均一なＤＳＣ ＷＳｉＸの異常酸化をその後のＬＰ
ＣＶＤによる絶縁体の析出及びゲート側壁の酸化の間に
回避するために、ケイ化タングステンの表面上の非晶質
シリコン薄層の原位置での析出ならびにゲート積層パタ
ーン化後の非晶質シリコンスペーサーの析出を使用する
ことによって解決される。
【０００５】
【発明の実施の形態】前記の対象及び他の対象、見解及
び利点は、図面に関連する本発明の１つの好ましい実施
態様の次の記載からよく理解されるであろう。
【０００６】ところで図面、詳細には図１に関連して云
えば、シリコン基板１０上に形成されたゲート酸化物１
１を有する典型的なＷＳｉＸ／ポリシリコンのゲートの
相互結合された構造体が示されている。ドープされたポ
リシリコン層１２は、ゲート酸化物１１の上に亘って析
出され、ＷＳｉＸ膜１３は、典型的に５０ｎｍ〜１００
ｎｍの厚さにＣＶＤにより析出させる。ＣＶＤ ＷＳｉ
Ｘは、例えば、低い抵抗率、低い汚染レベル、及び良好
な過程の適用範囲のような性質のために、ディープサブ
ミクロンメモリデバイスにおいてゲートレベルの相互結
合に、使用される。ＷＳｉＸ相１３は、より低いフッ素
含量、改善された過程の適用範囲、より低い徐冷後の応
力及びより良好な付着性のために、シラン処理方法によ
り析出させる層よりも卓越しているものと思われるジク
ロロシランＤＣＳ化学により析出させる。
【０００７】ＤＣＳ ＷＳｉＸ膜は、２００ｍｍウェー
ハ上での超大規模集積に対して重大な深部での組成の不
均一性を示すことができる。殊に、ドープされたポリシ
リコン上での成長の際に、Ｗに富む核生成層は、ポリシ
リコン／ケイ化物の界面に形成されることができる。こ
の界面は、温度７００℃以上でのシリコンの過剰の相互
拡散、局在化された応力及び付着の問題を惹起しうる。
温度９００℃以下でＷに富むケイ化物を酸化雰囲気に暴
露することにより、通常、ＷＳｉＸ異常酸化として公知
であるＳｉＯ２、ＷＯ３、及び他の揮発性タングステン
酸化物等が形成される。ＷＳｉＸ析出には通常、ゲート
積層絶縁のための絶縁体析出が続く。その後の処理方法
の場合には、温度７００〜８００℃で実施された窒化物
層１４の形成のためのＬＰＣＶＤ法が、通常、窒化物の
析出であるような、異常酸化は、図２に示されるよう
に、炉中の残留酸素のためにランプアップ中に起こる可
能性があり一般に１５で示される異常酸化を生じうる。
また、望ましくないＷＳｉＸ酸化は、図３に示されてい
るように、ゲート積層パターン化後、ゲート絶縁に使用
される共通の方法であるゲート側壁の酸化中に起こるも
のと思われる。本明細書中、異常酸化物１６は、ゲート
積層の側面で暴露されたＷＳｉＸの領域上に形成され
る。
【０００８】本発明方法によるゲートポリサイド（ポリ
シリコン／ケイ化物）構造体の略示断面は、図４に示さ
れている。温度７００℃以上での後の過程の間に、ＤＣ
ＳＷＳｉＸの酸化を防止するために、ケイ化タングステ
ン表面１３は、空隙のない工程処理を保証にするために
最小厚さ２０ｎｍをもつ非晶質Ｓｉ薄層１７の原位置で
のＣＶＤ析出法によって保護されている。この方法の順
序は、真空を解除せずに集積されドープされたポリシリ
コン／ＷＳｉＸ／非晶質シリコンゲート構造物を形成さ
せることができる基礎圧が１０−７〜１０−８ｔｏｒｒ
を有するＣＶＤクラスタツールのために特に設計されて
いる。集積した相互接続されたゲート積層物の析出後、
大気圧での固有の酸化物の形成は、次の高温の段階の間
に、非晶質Ｓｉ層の崩壊を回避するために望ましい。
【０００９】組成の不均一なＷＳｉＸ層１３の表面の上
に過剰のＳｉを供給することにより、表面酸化が防止さ
れるだけでなく、化学量論的に均質な、Ｓｉに富むＤＣ
ＳＷＳｉＸの結晶化も保証される。ドープされたポリシ
リコン／ＷＳｉＸ／非晶質シリコンの原位置での析出
は、付加的な清浄化段階を回避することにより作業周期
時間が減少されるという利点を持つが、さもなければ、
ＷＳｉＸ及び非晶質シリコンのそれぞれの析出前に、固
有の酸化物の除去が必要である。
【００１０】図５に示されているように、ゲートの側壁
の酸化中に異常酸化は、ゲート積層パターン化に続いて
薄い（２０ｎｍ以下）非晶質シリコンスペーサー１８の
ＣＶＤ析出により回避される。析出後、非晶質シリコン
スペーサー１８は、シリコンがゲート積層物の表面上に
残留しないように、反応性イオンエッチング（ＲＩＥ）
によりもとの状態へエッチングされる必要がある。この
非晶質シリコンスペーサーを使用することにより、ＷＳ
ｉＸは、ゲート側壁の酸化中に酸素に暴露されないこと
が保証され、さもなければＷＳｉＸの異常酸化が生じる
可能性があった。
【００１１】本発明は、好ましい実施態様により記載さ
れたけれども、当業者であれば、本発明を係属している
請求項の精神及び範囲の内で変更をもって実施可能であ
ることが認識される。
【図面の簡単な説明】
【図１】従来の典型的なＷＳｉＸ／ポリシリコンゲート
の相互結合された構造体を示す断面図である。
【図２】従来のＬＰＣＶＤ窒化物析出中のＷＳｉＸ異常
酸化の過程を示す断面図である。
【図３】従来のゲートの側壁の酸化中のＷＳｉＸ異常酸
化の過程を示す断面図である。
【図４】本発明方法による非晶質シリコン／ドープされ
たポリシリコン／ＤＣＳ ＷＳｉＸゲートの相互結合さ
れた構造体を示す断面図である。
【図５】本発明方法によるＣＶＤ析出及びゲート積層パ
ターン化に続く反応性イオンエッチング（ＲＩＥ）によ
り形成された非晶質シリコンスペーサーを示す断面図で
ある。
【符号の説明】
１０ シリコン基板、 １１ ゲート酸化物、 １２
ドープされたポリシリコン、 １３ ＷＳｉＸ、 １４
低圧ＣＶＤ窒化物、 １５ ＳｉＯ２、ＷＯ３、ＷＳ
ｉＸＯＹ形の異常酸化物、 １６ ＷＳｉＸ領域の異常
酸化物、 １７非晶質シリコン、 １８ 非晶質シリコ
ンスペーサー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス−イェルク ティメ ドイツ連邦共和国 タウフキルヒェン リ ンデンリング 48

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＤＣＳ ＷＳｉＸ／ドープされたポリシ
    リコンの相互結合された構造体を集積デバイスに形成さ
    せ；かつ非晶質シリコン層を相互結合された構成体上に
    析出させることを特徴とする、集積回路デバイスを製造
    する際に、ＷＳｉＸの異常酸化を防止しかつ均質ＷＳｉ
    Ｘ形によりＳｉを供給する方法。
  2. 【請求項２】 さらに固有の酸化物を非晶質Ｓｉ層の表
    面上に形成させる、請求項１記載の方法。
  3. 【請求項３】 さらに絶縁材料を温度７００〜９００℃
    で固有の酸化物／非晶質シリコン層上にを析出させる、
    請求項２記載の方法。
  4. 【請求項４】 絶縁材料がＬＰＣＶＤ窒化物である、請
    求項３記載の方法。
  5. 【請求項５】 相互結合された構造体を電子デバイスの
    ためのゲートとして役立たせ、さらに、ゲート酸化物を
    成長させ、このゲート酸化物上に亘ってＤＣＳ ／ＷＳ
    ｉＸドープされたポリシリコンの相互結合された構造体
    を析出させ；かつゲート積層パターン化後に、ゲート側
    壁の酸化中にＤＣＳ ／ＷＳｉＸの異常酸化を回避する
    ために非晶質シリコンスペーサーをゲート側壁上にＣＶ
    Ｄ析出法により析出させる、請求項３記載の方法。
  6. 【請求項６】 さらにＬＰＣＶＤ窒化物を非晶質シリコ
    ン層上に亘って析出させる、請求項１記載の方法。
JP9114514A 1996-05-03 1997-05-02 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法 Pending JPH1055981A (ja)

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US08/642,294 US5804499A (en) 1996-05-03 1996-05-03 Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294775A (ja) * 1999-04-07 2000-10-20 Sony Corp 半導体装置の製造方法
JP2001094105A (ja) * 1999-08-17 2001-04-06 Samsung Electronics Co Ltd ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法
JP2007258743A (ja) * 1998-12-29 2007-10-04 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法
JP2008177316A (ja) * 2007-01-18 2008-07-31 Toshiba Corp 半導体装置およびその製造方法
US12427248B2 (en) 2018-12-19 2025-09-30 Roche Diabetes Care, Inc. Overmolded septum

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153452A (en) * 1997-01-07 2000-11-28 Lucent Technologies Inc. Method of manufacturing semiconductor devices having improved polycide integrity through introduction of a silicon layer within the polycide structure
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6060392A (en) * 1998-02-11 2000-05-09 National Semiconductor Corporation Fabrication of silicides by excimer laser annealing of amorphous silicon
US6046098A (en) * 1998-02-23 2000-04-04 Micron Technology, Inc. Process of forming metal silicide interconnects
US6214655B1 (en) * 1999-03-26 2001-04-10 Advanced Micro Devices, Inc. Amorphous silicon disposable spacer to reduce mask count in CMOS transistor formation
US6110812A (en) * 1999-05-11 2000-08-29 Promos Technologies, Inc. Method for forming polycide gate
US6630718B1 (en) * 1999-07-26 2003-10-07 Micron Technology, Inc. Transistor gate and local interconnect
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
KR100351907B1 (ko) * 2000-11-17 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6762121B2 (en) 2001-04-04 2004-07-13 International Business Machines Corporation Method of forming refractory metal contact in an opening, and resulting structure
US20020185698A1 (en) * 2001-06-08 2002-12-12 Chung-Ching Lai Gate for preventing dopants from penetrating a gate insulator and method of forming the same
US6716734B2 (en) 2001-09-28 2004-04-06 Infineon Technologies Ag Low temperature sidewall oxidation of W/WN/poly-gatestack
TW579169U (en) * 2003-05-28 2004-03-01 Benq Corp Optical module for a digital camera
WO2006019603A2 (en) * 2004-07-30 2006-02-23 Applied Materials, Inc. Thin tungsten silicide layer deposition and gate metal integration
US7550381B2 (en) * 2005-07-18 2009-06-23 Applied Materials, Inc. Contact clean by remote plasma and repair of silicide surface
TWI341012B (en) * 2007-09-03 2011-04-21 Macronix Int Co Ltd Methods of forming nitride read only memory and word lines thereof
US7776732B2 (en) * 2007-09-10 2010-08-17 International Business Machines Corporation Metal high-K transistor having silicon sidewall for reduced parasitic capacitance, and process to fabricate same
US8216907B2 (en) 2007-09-10 2012-07-10 International Business Machines Corporation Process to fabricate a metal high-K transistor having first and second silicon sidewalls for reduced parasitic capacitance
US8685828B2 (en) 2011-01-14 2014-04-01 Infineon Technologies Ag Method of forming a capacitor
US8318575B2 (en) 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
ITTO20110995A1 (it) * 2011-10-31 2013-05-01 St Microelectronics Srl Dispositivo micro-elettro-meccanico dotato di regioni conduttive sepolte e relativo procedimento di fabbricazione

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB730855A (en) * 1951-07-04 1955-06-01 British Thomson Houston Co Ltd Improvements in and relating to molybdenum-glass and tungsten-glass seals and methods of making such seals
FR2102632A5 (ja) * 1970-08-12 1972-04-07 Snecma
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
US4389257A (en) * 1981-07-30 1983-06-21 International Business Machines Corporation Fabrication method for high conductivity, void-free polysilicon-silicide integrated circuit electrodes
JPS58155767A (ja) * 1982-03-10 1983-09-16 Mitsubishi Electric Corp Ｍｏｓ型半導体装置の製造方法
JPS6376479A (ja) * 1986-09-19 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4972250A (en) * 1987-03-02 1990-11-20 Microwave Technology, Inc. Protective coating useful as passivation layer for semiconductor devices
JPH039530A (ja) * 1989-06-07 1991-01-17 Matsushita Electron Corp Ｍｏｓ電界効果トランジスタの製造方法
JP2758444B2 (ja) * 1989-07-14 1998-05-28 沖電気工業株式会社 半導体装置の製造方法
JP2994128B2 (ja) * 1991-03-04 1999-12-27 シャープ株式会社 半導体装置の製造方法
JP2689038B2 (ja) * 1991-12-04 1997-12-10 三菱電機株式会社 半導体装置およびその製造方法
FR2685249B1 (fr) * 1991-12-24 1994-02-11 Snecma Procede de fabrication d'une pale de soufflante en materiau composite et outillage de moulage.
JP3131491B2 (ja) * 1992-03-17 2001-01-31 富士通株式会社 半導体装置の製造方法
JPH06267973A (ja) * 1993-03-11 1994-09-22 Fujitsu Ltd 半導体装置の製造方法
US5350698A (en) * 1993-05-03 1994-09-27 United Microelectronics Corporation Multilayer polysilicon gate self-align process for VLSI CMOS device
JPH07161976A (ja) * 1993-12-03 1995-06-23 Kawasaki Steel Corp 半導体装置およびその製造方法
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
JPH0897414A (ja) * 1994-09-21 1996-04-12 Toshiba Corp 半導体装置
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258743A (ja) * 1998-12-29 2007-10-04 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法
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JP2001094105A (ja) * 1999-08-17 2001-04-06 Samsung Electronics Co Ltd ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法
JP2008177316A (ja) * 2007-01-18 2008-07-31 Toshiba Corp 半導体装置およびその製造方法
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