JPH1056360A - ラッチ回路 - Google Patents

ラッチ回路

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JPH1056360A
JPH1056360A JP8212742A JP21274296A JPH1056360A JP H1056360 A JPH1056360 A JP H1056360A JP 8212742 A JP8212742 A JP 8212742A JP 21274296 A JP21274296 A JP 21274296A JP H1056360 A JPH1056360 A JP H1056360A
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transmission
terminal
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output
signal
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JP8212742A
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Naoyoshi Yano
直佳 矢野
Hiroaki Murakami
博昭 村上
Yukinori Muroya
幸則 室屋
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Toshiba Corp
Toshiba Information Systems Japan Corp
Original Assignee
Toshiba Corp
Toshiba Information Systems Japan Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Abstract

(57)【要約】 【課題】 この発明は、相補型の信号で、かつ立ち上が
り時間又は立ち下がり時間のいずれか一方が遅い信号を
高速にラッチできるラッチ回路を提供することを課題と
する。 【解決手段】 この発明は、相補型で立ち下がり時間よ
りも立ち上がり時間が遅い信号の立ち下がりをラッチす
る場合は、先に変化する信号の立ち下がりをＮＭＯＳト
ランジスタ１を介して取り込みラッチし、一方、立ち上
がりをラッチする場合には、先に変化する信号の立ち下
がりによりＰＭＯＳトランジスタ３をＯＮさせてラッチ
動作を開始するように構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、互いの信号の立
ち上がりと立ち下がりが逆となり（以下、相補型の信号
と呼ぶ）、立ち上がり時間と立ち下がり時間が異なる信
号をラッチするラッチ回路に関する。
【０００２】
【従来の技術】従来のラッチ回路はクロック制御インバ
ータ、あるいはＣＭＯＳ型のトランスミッションゲート
を用いた回路で構成されているものが多く、従来のラッ
チ回路の構成例を図６及び図７に示す。
【０００３】図６に示すラッチ回路は、入力端子をＤと
してクロック信号（φ）がＬ（ロウ）レベルかつクロッ
ク信号を反転した反転クロック信号（／φ、以下「／」
は反転信号を示すものとする）がＨ（ハイ）レベルの時
に入力信号を反転して伝達するようにしたクロック制御
インバータ１０１と、クロック制御インバータ１０１の
出力を入力としたインバータ１０２と、入力端子にイン
バータ１０２の出力を接続し出力端子をクロック制御イ
ンバータ１０１の出力と接続してクロック信号がＨレベ
ルかつ反転クロック信号がＬレベルの時にインバータ１
０２の出力を反転して伝達するようにしたクロック制御
インバータ１０３と、入力端子をクロック制御インバー
タ１０１，１０３の出力に接続したインバータ１０４を
備えて構成されている。
【０００４】図７に示すラッチ回路は、入力端子をＤと
してクロック信号がＬレベルかつ反転クロック信号がＨ
レベルの時に、入力信号を伝達するようにしたＣＭＯＳ
型のトランスミッションゲート１０５と、トランスミッ
ションゲート１０５を入力としたインバータ１０６と、
インバータ１０６の出力を入力としたインバータ１０７
と、入力端子にインバータ１０７の出力を接続し、出力
端子をトランスミッションゲート１０５の出力と接続し
てクロック信号がＨレベルかつ反転クロック信号がＬレ
ベルの時に信号を伝達するＣＭＯＳ型のトランスミッシ
ョンゲート１０８と、入力端子をトランスミッションゲ
ート１０５，１０８の出力に接続したインバータ１０９
を備えて構成されている。
【０００５】上記のラッチ回路では双方とも、クロック
信号がＬレベル、反転クロック信号がＨレベルの時、一
段目のクロック制御インバータ１０１あるいはＣＭＯＳ
型のトランスミッションゲート１０５が開き、入力端子
Ｄに与えられる入力信号が取り込まれて出力端子Ｑに出
力される。その後、クロック信号がＨレベル、反転クロ
ック信号がＬレベルに変化すると、一段目のゲートが閉
じ、現在の出力（取り込んだ入力信号）を保持する回路
がＯＮ状態となるので、入力信号の変化に影響を受けな
くなる。したがって、再びクロック信号がＬレベルに、
反転クロック信号がＨレベルに変化するまで、そのまま
の出力が保持されることになる。
【０００６】このようなラッチ回路の入力信号を出力す
る回路として、例えば図８に示す回路を一例にあげて説
明する。
【０００７】図８に示す回路は、入力信号が入力端子Ｄ
１，Ｄ２に与えられ、入力信号を反転した反転入力信号
が入力端子／Ｄ１，／Ｄ２に与えられ、入力端子Ｄ１を
ソース端子に接続し、制御信号Ａをゲート入力とするＮ
ＭＯＳのトランスミッションゲート１１１と、入力端子
Ｄ２をソース端子に接続し、制御信号Ａを反転した反転
制御信号／Ａをゲート入力とし、ドレイン端子をトラン
スミッションゲート１１１のドレイン端子と接続したＮ
ＭＯＳのトランスミッションゲート１１２と、入力端子
／Ｄ１をソース端子に接続し、制御信号Ａをゲート入力
とするＮＭＯＳのトランスミッションゲート１１３と、
入力端子／Ｄ２をソース端子に接続し、反転制御信号／
Ａをゲート入力とし、ドレイン端子をトランスミッショ
ンゲート１１３のドレイン端子と接続するＮＭＯＳのト
ランスミッションゲート１１４と、トランスミッション
ゲート１１３及びトランスミッションゲート１１４のド
レイン端子をゲート端子に接続し、ソース端子を電源に
接続したＰＭＯＳトランジスタ１１５と、トランスミッ
ションゲート１１１のドレイン端子及びトランスミッシ
ョンゲート１１２のドレイン端子をゲート端子に接続
し、ソース端子を電源に接続したＰＭＯＳトランジスタ
１１６を有し、ＰＭＯＳトランジスタ１１５のドレイン
端子を出力端子ＯＵＴに接続し、ＰＭＯＳトランジスタ
１１６のドレイン端子を出力端子ＯＵＴに与えられる出
力信号を反転した反転出力信号が与えられる出力端子／
ＯＵＴに接続したセレクタ回路である。
【０００８】次に、このセレクタ回路の動作について説
明する。
【０００９】まず、制御信号ＡがＨレベル、反転制御信
号／ＡがＬレベルの場合は、トランスミッションゲート
１１１及びトランスミッションゲート１１３は開いた状
態にあり、トランスミッションゲート１１２及びトラン
スミッションゲート１１４は閉じた状態にある。したが
って、入力端子Ｄ２、／Ｄ２は出力端子ＯＵＴ、／ＯＵ
Ｔから切り離されており、出力に影響を与えない。
【００１０】このような状態において、入力端子Ｄ１が
Ｈレベルの時は、トランスミッションゲート１１１のド
レイン端子はＨレベルよりもＶｔｈ（ＮＭＯＳのしきい
値）だけ下がった値にしかならない。一方、入力端子／
Ｄ１はＬであるので、トランスミッションゲート１１３
はドレイン端子、すなわち出力端子／ＯＵＴに高速にＬ
レベルを伝搬する。
【００１１】出力端子／ＯＵＴがＬレベルになると、Ｐ
ＭＯＳトランジスタ１１５が開き、トランスミッション
ゲート１１１のドレイン端子、すなわち出力端子ＯＵＴ
と電源が接続される。したがって、出力端子ＯＵＴに
は、Ｖｔｈ分下がることなくＨレベルが出力されること
になる。
【００１２】一方、入力端子Ｄ１がＬレベルの時は、入
力端子／Ｄ１はＨレベルとなるので、上記の動作と逆に
なり、トランスミッションゲート１１１はドレイン端
子、すなわち出力端子ＯＵＴに、高速にＬレベルが伝搬
され、トランスミッションゲート１１３はＨレベルより
もＶｔｈだけ下がった値しか伝搬しない。しかし、出力
端子ＯＵＴがＬレベルとなっているため、ＰＭＯＳトラ
ンジスタ１１６がＯＮし、電源と接続されるので、出力
端子／ＯＵＴには、Ｈレベルが正しく出力される。
【００１３】次に、制御信号ＡがＬレベル、反転制御信
号／ＡがＨレベルの場合には、前述の制御信号ＡがＨレ
ベル、反転制御信号／ＡがＬレベルの時のトランスミッ
ションゲート１１１とトランスミッションゲート１１２
が、トランスミッションゲート１１３とトランスミッシ
ョンゲート１１４が同じ動作をし、ＰＭＯＳトランジス
タ１１５、１１６がＨレベルの出力を助ける動作をす
る。
【００１４】前述の動作を行なうために必然的に、出力
端子ＯＵＴと出力端子／ＯＵＴではＬレベルの伝搬のほ
うが高速に行なわれ、Ｈレベルの出力が遅れてしまう。
すなわち、図９の出力ＯＵＴ、／ＯＵＴのタイミング図
に示すように、出力ＯＵＴが立ち上がり、出力／ＯＵＴ
が立ち下がる時には、出力／ＯＵＴに比べて出力ＯＵＴ
の変化が遅れることになる。一方、出力／ＯＵＴが立ち
上がり、出力ＯＵＴが立ち下がる時には、出力ＯＵＴに
比べて出力／ＯＵＴの変化が遅れることになる。
【００１５】このように、相補型の出力を有し、立ち上
がり、立ち下がりのどちらか一方の出力のみが遅れるよ
うな回路の出力をラッチする場合に、図６又は図７に示
す従来のラッチ回路では、図８に示す出力ＯＵＴと図６
又は図７の入力Ｄを接続すると、出力ＯＵＴが立ち下が
る時には高速に動作するが、出力ＯＵＴの立ち上がり時
には動作が遅れていた。
【００１６】
【発明が解決しようとする課題】以上説明したように、
従来のラッチ回路は、相補型の信号で、かつ立ち上がり
時間と立ち下がり時間が異なる信号をラッチする場合に
は、立ち上がり時間又は立ち下がり時間の遅い方にラッ
チのタイミングを合わせることになり、立ち上がり時間
又は立ち下がり時間が速いにもかかわらず、ラッチ動作
を高速に行うことが困難となっていた。
【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、相補型の信号
で、かつ立ち上がり時間又は立ち下がり時間のいずれか
一方が遅い信号を高速にラッチできるラッチ回路を提供
することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、第１の伝達制御信号に同期
して第１の入力信号を伝達制御する第１の伝達手段と、
第２の伝達制御信号に同期して電源電位を伝達制御する
第２の伝達手段と、第２の入力信号に同期して前記電源
電位を伝達制御する第３の伝達手段を備え、前記電源電
位と前記第１の伝達手段の出力との間に、前記第２の伝
達手段と前記第３の伝達手段を直列接続し、前記第１の
入力信号と前記第２の入力信号は、立ち上がりと立ち下
がりが互いに逆となり、かつ立ち上がり時間と立ち下が
り時間が異なり、前記第１の伝達手段の出力に前記第１
の入力信号をラッチして構成される。
【００１９】請求項２記載の発明は、請求項１記載のラ
ッチ回路において、前記第１の伝達制御信号はクロック
信号からなり、前記第２の伝達制御信号は前記クロック
信号を反転した反転クロック信号からなる。
【００２０】請求項３記載の発明は、請求項１又は２記
載のラッチ回路において、前記第１の伝達手段の出力に
接続され、前記第１の伝達手段の出力にラッチされた前
記第１の入力信号をスタティックに保持する保持回路を
有して構成される。
【００２１】請求項４記載の発明は、請求項１，２又は
３記載のラッチ回路において、前記第１の伝達手段の出
力に接続され、前記第１の伝達手段の出力にラッチされ
た前記第１の入力信号をバッファ出力するバッファ回路
を有して構成される。
【００２２】請求項５記載の発明は、クロック信号に同
期して第１の入力信号を伝達制御する第１導電型の第１
のＦＥＴ（電界効果トランジスタ）と、前記クロック信
号を反転した反転クロック信号に同期して電源電位を伝
達制御する第２導電型の第２のＦＥＴと、第２の入力信
号に同期して前記電源電位を伝達制御する第２導電型の
第３のＦＥＴを備え、前記電源電位と前記第１のＦＥＴ
のドレイン端子との間に、前記第２のＦＥＴと前記第３
のＦＥＴを直列接続し、前記第１の入力信号と前記第２
の入力信号は、立ち上がりと立ち下がりが互いに逆とな
り、かつ立ち上がり時間と立ち下がり時間が異なり、前
記第１のＦＥＴのドレイン端子に前記第１の入力信号を
ラッチして構成される。
【００２３】請求項６記載の発明は、請求項５記載のラ
ッチ回路において、前記第１のＦＥＴのドレイン端子に
接続され、前記第１のＦＥＴのドレイン端子にラッチさ
れた前記第１の入力信号をスタティックに保持する保持
回路を有して構成される。
【００２４】請求項７記載の発明は、請求項５又は６記
載のラッチ回路において、前記第１のＦＥＴのドレイン
端子に接続され、前記第１のＦＥＴのドレイン端子にラ
ッチされた前記第１の入力信号をバッファ出力するバッ
ファ回路を有して構成される。
【００２５】請求項８記載の発明は、ゲート端子に与え
られるクロック信号に同期してソース端子に与えられる
第１の入力信号をドレイン端子に伝達制御するＮチャネ
ルの第１のＭＯＳトランジスタと、前記電源電位と前記
第１のＭＯＳトランジスタのドレイン端子との間に直列
接続され、ゲート端子に与えられる反転クロック信号に
同期して電源電位を伝達制御するＰチャネルのＭＯＳト
ランジスタ及び第２の入力信号に同期して前記電源電位
を伝達制御するＰチャネルのＭＯＳトランジスタと、入
力端子が前記第１のＭＯＳトランジスタのドレイン端子
に接続されたインバータと、入力端子が前記インバータ
回路の出力端子に接続され、出力端子が前記第１のＭＯ
Ｓトランジスタのドレイン端子に接続され、前記クロッ
ク信号に同期して前記第１のＭＯＳトランジスタのドレ
イン端子にラッチされた前記第１の入力信号を前記クロ
ック信号に同期してスタティックに保持するクロック制
御インバータを備え、前記第１の入力信号と前記第２の
入力信号は、立ち上がりと立ち下がりが互いに逆とな
り、かつ立ち上がり時間と立ち下がり時間が異なるよう
に構成される。
【００２６】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
【００２７】図１は請求項１，２，４，５又は７記載の
発明の一実施形態に係るラッチ回路の構成を示す図であ
る。
【００２８】図１において、ラッチ回路は、ゲート端子
にクロック信号ＣＬＯＣＫが与えられ、ソース端子に接
続された入力端子Ｄに与えられる入力データＤをドレイ
ン端子に伝達制御する第１の伝達手段となるＮＭＯＳト
ランジスタ１と、ゲート端子に反転クロック信号／ＣＬ
ＯＣＫが与えられ、高位電源電位を伝達制御する第２の
伝達手段となるＰＭＯＳトランジスタ２と、ゲート端子
に入力データＤを反転した入力データ／Ｄが与えられ、
高位電源電位を伝達制御する第３の伝達手段となるＰＭ
ＯＳトランジスタ３と、入力端子がＮＭＯＳトランジス
タ１のドレイン端子に接続され、出力端子がラッチ回路
の出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタ１
のドレイン端子にラッチされた入力データＤをバッファ
出力するバッファ回路となるインバータ４を備え、高位
電源とＮＭＯＳトランジスタ１のドレイン端子との間
に、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ３
が直列接続されて構成され、入力データＤと入力データ
／Ｄは、図９に示すように立ち上がりと立ち下がりが互
いに逆となる相補の信号で、かつ立ち上がり時間と立ち
下がり時間が異なる。なお、入力データＤをラッチする
という観点からは、ＮＭＯＳトランジスタ１と、ＰＭＯ
Ｓトランジスタ２，３があればよく、バッファ回路とな
るインバータ４がなくともよい。
【００２９】このような構成において、図９に示す出力
ＯＵＴ、／（ＯＵＴ）をそれぞれ上記ラッチ回路の入力
Ｄ、／（Ｄ）とした場合の動作を説明する。
【００３０】クロック信号がＨレベルの時は、ＮＭＯＳ
トランジスタ１が開き、入力データＤが取り込まれる。
このような状態において、入力データＤがＨレベルから
Ｌレベル、入力データ／ＤがＬレベルからＨレベルに変
化する時は、入力データＤの方が入力データ／Ｄよりも
速く変化する。先に変化する入力データＤを受けて、Ｎ
ＭＯＳトランジスタ１のドレイン側は高速にＬレベルに
なる。ＰＭＯＳトランジスタ２は、ゲート入力である反
転クロック信号／ＣＬＯＣＫがＬレベルなので開いた状
態にあるが、ＰＯＳトランジスタ３のゲート入力である
入力データ／ＤがＨレベルなので、高位電源はＮＭＯＳ
トランジスタ１のドレイン端子から切り離されている。
これにより、先に変化するほうの入力データＤのみによ
って、ラッチ回路が動作し、高速にラッチを通過するこ
とになる。
【００３１】一方、入力データＤがＬレベルからＨレベ
ル、入力データ／ＤがＨレベルからＬレベルに変化する
時には、ＮＭＯＳトランジスタ１のソース端子に接続さ
れる入力端子ＤはＨレベルであるので、ＮＭＯＳトラン
ジスタ１のドレイン端子には、ＨレベルよりＶｔｈだけ
低いレベルしか出力されない。しかし、この時、ＰＭＯ
Ｓトランジスタ２は開いた状態で、かつＰＭＯＳトラン
ジスタ２に直列に接続されるＰＭＯＳトランジスタ３の
ゲート入力に与えられる入力データ／ＤはＬレベルであ
り、もう一方の入力データＤよりも速く変化する。この
ため、ＰＭＯＳトランジスタ３のドレイン端子、すなわ
ちＮＭＯＳトランジスタ１のドレイン端子は、高位電源
と接続した状態となりＨレベルとなる。
【００３２】この場合には、ラッチ回路は先に変化する
入力データ／Ｄにより動作を始めるため、遅れて変化す
る入力データＤを待たずに動作を開始することができ、
ラッチ通過の高速化が図れる。インバータ４を通過した
出力端子ＯＵＴには、入力データＤのＨレベル／Ｌレベ
ルにかかわらず、入力データＤの反転が出力される。
【００３３】クロック信号ＣＬＯＣＫがＬレベルの時
は、ＮＭＯＳトランジスタ１は閉じた状態にあり、入力
データＤは取り込まれない。また、反転クロックの信号
はＨレベルになっているので、ＰＭＯＳトランジスタ１
も閉じている。したがって、出力ＯＵＴはラッチした入
力データをダイナミックに保持することになる。
【００３４】このように、上記実施形態においては、正
論理、負論理の双方とも、データの立ち上がりが立ち下
がりに比べて遅い入力データをラッチする場合に、特に
スピード面で有効に作用する。入力データＤの立ち上が
りが入力される場合には、前述の動作に従い、先に変化
する入力データ／ＤによりＰＭＯＳトランジスタ３がＯ
Ｎするので、入力データＤの変化が完全になる前にラッ
チの動作が始まる。入力データＤの立ち下がりが入力さ
れる場合には、ＰＭＯＳトランジスタ１によってそのま
ま動作の速い入力データＤが伝搬される。したがって、
いずれの場合でも、遅い方すなわち入力データＤの立ち
上がりを待たずに、ラッチ動作を開始することができ
る。
【００３５】図２は請求項１，２，４，５又は７記載の
発明の他の実施形態に係るラッチ回路の構成を示す図で
ある。
【００３６】図２において、ラッチ回路は、ゲート端子
に反転クロック信号／ＣＬＯＣＫが与えられ、ソース端
子に接続された入力端子Ｄに与えられる入力データＤを
ドレイン端子に伝達制御する第１の伝達手段となるＰＭ
ＯＳトランジスタ５と、ゲート端子に入力データＤを反
転した入力データ／Ｄが与えられ、低位電源電位を伝達
制御する第３の伝達手段となるＮＭＯＳトランジスタ６
と、ゲート端子にクロック信号ＣＬＯＣＫが与えられ、
低位電源電位を伝達制御する第２の伝達手段となるＮＭ
ＯＳトランジスタ７と、入力端子がＰＭＯＳトランジス
タ５のドレイン端子に接続され、出力端子がラッチ回路
の出力端子ＯＵＴに接続され、ＰＭＯＳトランジスタ５
のドレイン端子にラッチされた入力データＤをバッファ
出力するバッファ回路となるインバータ４を備え、低位
電源とＰＭＯＳトランジスタ５のドレイン端子との間
に、ＮＭＯＳトランジスタ６とＮＭＯＳトランジスタ７
が直列接続されて構成され、入力データＤと入力データ
／Ｄは、図９に示すように立ち上がりと立ち下がりが互
いに逆となる相補の信号で、かつ立ち上がり時間と立ち
下がり時間が異なる。なお、入力データＤをラッチする
という観点からは、ＰＭＯＳトランジスタ５と、ＮＭＯ
Ｓトランジスタ６，７があればよく、バッファ回路とな
るインバータ４はなくともよい。
【００３７】このような構成において、図９に示す信号
とは逆に、立ち上がりが速く立ち下がりが遅い信号をラ
ッチする場合について説明する。
【００３８】クロック信号がＨレベルの時は、ＰＭＯＳ
トランジスタ５が開き、入力データＤが取り込まれる。
このような状態において、入力データＤがＬレベルから
Ｈレベル、入力データ／ＤがＨレベルからＬレベルに変
化する時は、入力データＤの方が入力データ／Ｄよりも
速く変化する。先に変化する入力データＤを受けて、Ｐ
ＭＯＳトランジスタ５のドレイン端子にはＨレベルが出
力される。ＮＭＯＳトランジスタ７は、ゲート入力であ
るクロック信号ＣＬＯＣＫがＨレベルなので開いた状態
にあるが、ＮＭＯＳトランジスタ６のゲート入力である
入力データ／ＤがＬレベルであるので、低位電源はＰＭ
ＯＳトランジスタ５のドレイン端子から切り離されてい
る。これにより、先に変化する入力データＤのみによっ
て、ラッチ回路が動作し、高速にラッチを通過すること
になる。
【００３９】一方、入力データＤがＨレベルからＬレベ
ル、入力データ／ＤがＬレベルからＨレベルに変化する
時は、ＰＭＯＳトランジスタ５のソース端子に接続され
る入力端子ＤはＬレベルであるので、ＰＭＯＳトランジ
スタ５のドレイン端子は、ＬレベルよりＶｔｈだけ高い
レベルしか出力されない。しかし、この時、ＮＭＯＳト
ランジスタ７は開いた状態で、かつＮＭＯＳトランジス
タ７に直列に接続されるＮＭＯＳトランジスタ６のゲー
ト端子に与えられる入力データ／ＤはＨレベルであり、
もう一方の入力データＤよりも速く変化する。このた
め、ＮＭＯＳトランジスタ６のドレイン端子、すなわち
ＰＭＯＳトランジスタ５のドレイン端子は、低位電源と
接続された状態となり、Ｌレベルとなる。
【００４０】この場合は、ラッチ回路は、先に変化する
入力データ／Ｄにより動作を始めるため、遅れて変化す
る入力データＤを待たずに動作を開始することができ、
ラッチ通過の高速化が図れる。インバータ４を通過した
出力端子ＯＵＴには、入力データＤのＨレベル／Ｌレベ
ルにかかわらず、入力データ／Ｄが出力される。
【００４１】クロック信号ＣＬＯＣＫがＬレベルの時に
は、ＰＭＯＳトランジスタ５は閉じた状態にあり、入力
データＤは取り込まれない。また、ＮＭＯＳトランジス
タ７も閉じている。したがって、出力ＯＵＴはラッチし
た入力データをダイナミックに保持することになる。
【００４２】このような実施形態にあっては、図１に示
す実施形態とは逆に、立ち下がり時間が立ち上がり時間
に比べて遅い場合にスピード面で有効に作用する。
【００４３】図３は請求項３，４，６又は７記載の発明
の一又は他の実施形態に係るラッチ回路の構成を示す図
である。
【００４４】この実施形態の特徴とするところは、図２
に示す実施形態に比べて、入力端子がラッチ回路の出力
端子ＯＵＴに接続され、出力端子がＰＭＯＳトランジス
タ５のドレイン端子に接続されたクロック制御インバー
タ８を設け、クロック信号ＣＬＯＣＫに同期してＰＭＯ
Ｓトランジスタ５のドレイン端子にラッチされた入力デ
ータＤをスタティックに保持するようにしたことにあ
り、他の構成は図２に示す構成と同様である。
【００４５】このような構成において、クロック信号が
Ｈレベルの時は、クロック制御インバータ８は閉じた状
態にあるので、データの伝搬に影響を与えない。一方、
クロック信号がＬレベルの時は、クロック制御インバー
タ８は開いた状態にあるので、出力ＯＵＴはインバータ
４、クロック制御インバータ８によりスタティックに保
持される。
【００４６】このような実施例においては、図２に示す
実施形態で得られる効果に加えて、ラッチデータをスタ
ティックに保持することが可能となり、動作の安定性が
向上する。
【００４７】図４は請求項３，４，６，７又は８記載の
発明の一又は他の実施形態に係るラッチ回路の構成を示
す図である。
【００４８】この実施形態の特徴とするところは、図１
に示す実施形態に比べて、入力端子がラッチ回路の出力
端子ＯＵＴに接続され、出力端子がＮＭＯＳトランジス
タ１のドレイン端子に接続されたクロック制御インバー
タ９を設け、クロック信号ＣＬＯＣＫに同期してＮＭＯ
Ｓトランジスタ１のドレイン端子にラッチされた入力デ
ータＤをスタティックに保持するようにしたことにあ
り、他の構成は図１に示す構成と同様である。
【００４９】このような構成において、クロック信号が
Ｈレベルの時は、クロック制御インバータ９は閉じた状
態にあるので、データの伝搬に影響を与えない。一方、
クロック信号がＬレベルの時は、クロック制御インバー
タ９は開いた状態にあるので、出力ＯＵＴはインバータ
４、クロック制御インバータ９によりスタティックに保
持される。
【００５０】図８に示すセレクタ回路に図６又は図７に
示す従来のラッチ回路を組み合わせた場合は、図９に示
す入力データＤの変化に対し、ラッチ出力まで最大０．
８８（ｎｓｅｃ）かかっていたのに対して、この実施形
態のラッチ回路を組み合わせた場合には、０．６１（ｎ
ｓｅｃ）に高速化することができる。
【００５１】このように、この実施形態においては、図
１に示す実施形態で得られる効果に加えて、ラッチデー
タをスタティックに保持することが可能となり、動作の
安定性を向上させることができる。
【００５２】図５は請求項３，４，６又は７記載の発明
の一又は他の実施形態に係るラッチ回路の構成を示す図
である。
【００５３】この実施形態の特徴とするところは、図４
に示す実施形態に比べて、クロック信号に同期してＮＭ
ＯＳトランジスタ１のドレイン端子にラッチされた入力
データＤをスタティックに保持する機能を実現するため
に、クロック制御インバータ９に代えて、入力端子がＮ
ＭＯＳトランジスタ１のドレイン端子に接続されたイン
バータ１０と、入力端子がインバータ１０の出力端子に
接続されたインバータ１１と、インバータ１１とＮＭＯ
Ｓトランジスタ１のドレイン端子との間に挿入され、ク
ロック信号がＨレベルで閉じ、Ｌレベルで開く相補型の
トランスミッションゲート１２からなる保持回路を設け
たことにあり、他の構成は図４に示す構成と同様であ
る。
【００５４】このような実施形態においても、図４に示
す実施形態と同様な効果を得ることができる。
【００５５】なお、図５に示す保持回路は図２に示すラ
ッチ回路に適用することもできる。
【００５６】
【発明の効果】以上説明したように、この発明によれ
ば、相補型の信号でかつ立ち上がり時間と立ち下がり時
間が異なる信号をラッチする場合に、先に変化する信号
の立ち上がり又は立ち下がりによりラッチ動作を開始さ
せるようにしたので、上記信号を高速にラッチすること
が可能となる。
【図面の簡単な説明】
【図１】請求項１，２，４，５又は７記載の発明の一実
施形態に係るラッチ回路の構成を示す図である。
【図２】請求項１，２，４，５又は７記載の発明の他の
実施形態に係るラッチ回路の構成を示す図である。
【図３】請求項３，４，６又は７記載の発明の一又は他
の実施形態に係るラッチ回路の構成を示す図である。
【図４】請求項３，４，６，７又は８記載の発明の一又
は他の実施形態に係るラッチ回路の構成を示す図であ
る。
【図５】請求項３，４，６又は７記載の発明の一又は他
の実施形態に係るラッチ回路の構成を示す図である。
【図６】クロック制御インバータを用いた従来のラッチ
回路の構成を示す図である。
【図７】ＣＭＯＳ型のトランスミッションゲートを用い
た従来のラッチ回路の構成を示す図である。
【図８】本発明のラッチ回路の入力信号を出力する回路
の構成を示す図である。
【図９】図８に示す回路の相補型の出力信号を示す図で
ある。
【符号の説明】
１，６，７ ＮＭＯＳトランジスタ ２，３，５ ＰＭＯＳトランジスタ ４，１０，１１ インバータ ８，９ クロック制御インバータ １２ ＣＭＯＳトランスミッションゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 室屋 幸則 神奈川県川崎市川崎区日進町７番地１ 川 崎日進町ビル 東芝情報システム株式会社 内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１の伝達制御信号に同期して第１の入
    力信号を伝達制御する第１の伝達手段と、 第２の伝達制御信号に同期して電源電位を伝達制御する
    第２の伝達手段と、 第２の入力信号に同期して前記電源電位を伝達制御する
    第３の伝達手段を備え、 前記電源電位と前記第１の伝
    達手段の出力との間に、前記第２の伝達手段と前記第３
    の伝達手段を直列接続し、 前記第１の入力信号と前記第２の入力信号は、立ち上が
    りと立ち下がりが互いに逆となり、かつ立ち上がり時間
    と立ち下がり時間が異なり、 前記第１の伝達手段の出力に前記第１の入力信号をラッ
    チしてなることを特徴とするラッチ回路。
  2. 【請求項２】 前記第１の伝達制御信号はクロック信号
    からなり、前記第２の伝達制御信号は前記クロック信号
    を反転した反転クロック信号からなることを特徴とする
    請求項１記載のラッチ回路。
  3. 【請求項３】 前記第１の伝達手段の出力に接続され、
    前記第１の伝達手段の出力にラッチされた前記第１の入
    力信号をスタティックに保持する保持回路を有すること
    を特徴とする請求項１又は２記載のラッチ回路。
  4. 【請求項４】 前記第１の伝達手段の出力に接続され、
    前記第１の伝達手段の出力にラッチされた前記第１の入
    力信号をバッファ出力するバッファ回路を有することを
    特徴とする請求項１，２又は３記載のラッチ回路。
  5. 【請求項５】 クロック信号に同期して第１の入力信号
    を伝達制御する第１導電型の第１のＦＥＴ（電界効果ト
    ランジスタ）と、 前記クロック信号を反転した反転クロック信号に同期し
    て電源電位を伝達制御する第２導電型の第２のＦＥＴ
    と、 第２の入力信号に同期して前記電源電位を伝達制御する
    第２導電型の第３のＦＥＴを備え、 前記電源電位と前記第１のＦＥＴのドレイン端子との間
    に、前記第２のＦＥＴと前記第３のＦＥＴを直列接続
    し、 前記第１の入力信号と前記第２の入力信号は、立ち上が
    りと立ち下がりが互いに逆となり、かつ立ち上がり時間
    と立ち下がり時間が異なり、 前記第１のＦＥＴのドレイン端子に前記第１の入力信号
    をラッチしてなることを特徴とするラッチ回路。
  6. 【請求項６】 前記第１のＦＥＴのドレイン端子に接続
    され、前記第１のＦＥＴのドレイン端子にラッチされた
    前記第１の入力信号をスタティックに保持する保持回路
    を有することを特徴とする請求項５記載のラッチ回路。
  7. 【請求項７】 前記第１のＦＥＴのドレイン端子に接続
    され、前記第１のＦＥＴのドレイン端子にラッチされた
    前記第１の入力信号をバッファ出力するバッファ回路を
    有することを特徴とする請求項５又は６記載のラッチ回
    路。
  8. 【請求項８】 ゲート端子に与えられるクロック信号に
    同期してソース端子に与えられる第１の入力信号をドレ
    イン端子に伝達制御するＮチャネルの第１のＭＯＳトラ
    ンジスタと、 前記電源電位と前記第１のＭＯＳトランジスタのドレイ
    ン端子との間に直列接続され、ゲート端子に与えられる
    反転クロック信号に同期して電源電位を伝達制御するＰ
    チャネルのＭＯＳトランジスタ及び第２の入力信号に同
    期して前記電源電位を伝達制御するＰチャネルのＭＯＳ
    トランジスタと、 入力端子が前記第１のＭＯＳトランジスタのドレイン端
    子に接続されたインバータと、 入力端子が前記インバータ回路の出力端子に接続され、
    出力端子が前記第１のＭＯＳトランジスタのドレイン端
    子に接続され、前記クロック信号に同期して前記第１の
    ＭＯＳトランジスタのドレイン端子にラッチされた前記
    第１の入力信号を前記クロック信号に同期してスタティ
    ックに保持するクロック制御インバータを備え、 前記第１の入力信号と前記第２の入力信号は、立ち上が
    りと立ち下がりが互いに逆となり、かつ立ち上がり時間
    と立ち下がり時間が異なることを特徴とするラッチ回
    路。
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* Cited by examiner, † Cited by third party
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US6853229B2 (en) * 2003-03-19 2005-02-08 Infineon Technologies Ag Circuit for transforming a single ended signal into a differential mode signal
US20080186070A1 (en) * 2006-04-27 2008-08-07 Arun Sundaresan Iyer Higher operating frequency latch circuit
CN115085718A (zh) * 2022-08-22 2022-09-20 上海韬润半导体有限公司 数据选择器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260901A (ja) * 1993-03-09 1994-09-16 Toshiba Corp ラッチ回路及びフリップフロップ回路
US5638018A (en) * 1995-06-02 1997-06-10 Advanced Micro Devices, Inc. P-type flip-flop
US5825225A (en) * 1996-02-09 1998-10-20 Intel Corporation Boosted differential latch

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