JPH1056797A - パルス発生装置 - Google Patents
パルス発生装置Info
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- JPH1056797A JPH1056797A JP8209845A JP20984596A JPH1056797A JP H1056797 A JPH1056797 A JP H1056797A JP 8209845 A JP8209845 A JP 8209845A JP 20984596 A JP20984596 A JP 20984596A JP H1056797 A JPH1056797 A JP H1056797A
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- JP
- Japan
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- pulse
- motor
- acceleration
- cpu
- clock
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Abstract
(57)【要約】
【課題】 専用のＣＰＵを設けることなく安価な構成で
装置ＣＰＵの負担を軽減する。 【解決手段】 パルスジェネレータ部１は原クロックＣ
ＫをカウントしてモータＭの加速度に応じた設定幅のパ
ルスを発生する。パルスカウンタ部２はパルスジェネレ
ータ部１が発生するパルスをカウントしてモータＭの加
速度のを継続する時間に応じた設定値と比較し、一致し
た時に割り込み信号をＣＰＵ３に対して発生し、ＣＰＵ
３はパルスカウンタ部２からの割り込み信号により割り
込み処理でパルスジェネレータ１及びパルスカウンタ部
２に対してそれぞれの設定を行う。
装置ＣＰＵの負担を軽減する。 【解決手段】 パルスジェネレータ部１は原クロックＣ
ＫをカウントしてモータＭの加速度に応じた設定幅のパ
ルスを発生する。パルスカウンタ部２はパルスジェネレ
ータ部１が発生するパルスをカウントしてモータＭの加
速度のを継続する時間に応じた設定値と比較し、一致し
た時に割り込み信号をＣＰＵ３に対して発生し、ＣＰＵ
３はパルスカウンタ部２からの割り込み信号により割り
込み処理でパルスジェネレータ１及びパルスカウンタ部
２に対してそれぞれの設定を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば複写機、印
刷機器等の画像形成装置におけるモータの加速度とその
加速度を継続する時間を制御するための駆動パルスを発
生するパルス発生装置に関する。
刷機器等の画像形成装置におけるモータの加速度とその
加速度を継続する時間を制御するための駆動パルスを発
生するパルス発生装置に関する。
【０００２】
【従来の技術】従来、この種のパルス発生装置では、例
えば画像形成装置のＣＰＵ（以下、装置ＣＰＵ）のタイ
マ割り込み処理内でＨまたはＬのパルスを発生すると共
にその割り込み処理が発生する時間間隔を逐次変化させ
ることにより、パルス発生の間隔を変化させて結果とし
てパルス幅を変化させると共にそのパルス数を継続する
時間を変化させることにより、モータの加速度とその加
速度を継続する時間を制御するように構成されている。
えば画像形成装置のＣＰＵ（以下、装置ＣＰＵ）のタイ
マ割り込み処理内でＨまたはＬのパルスを発生すると共
にその割り込み処理が発生する時間間隔を逐次変化させ
ることにより、パルス発生の間隔を変化させて結果とし
てパルス幅を変化させると共にそのパルス数を継続する
時間を変化させることにより、モータの加速度とその加
速度を継続する時間を制御するように構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、発生させるパルス周波数が非常に高い場
合には、装置ＣＰＵのタイマ割り込み処理が頻繁に発生
するので割り込み処理以外の処理速度が低下するという
問題点がある。また、この問題点は、１つの装置ＣＰＵ
により複数のアクチュエータに対して加減速制御を行う
場合に顕著となる。なお、上記問題点を解決するため
に、例えば特開平２−１５９８７９号公報に示すように
パルス発生専用のＣＰＵを設ける方法が考えられるが、
この場合には細かな制御が可能になる反面、コストアッ
プとなる。
来の方法では、発生させるパルス周波数が非常に高い場
合には、装置ＣＰＵのタイマ割り込み処理が頻繁に発生
するので割り込み処理以外の処理速度が低下するという
問題点がある。また、この問題点は、１つの装置ＣＰＵ
により複数のアクチュエータに対して加減速制御を行う
場合に顕著となる。なお、上記問題点を解決するため
に、例えば特開平２−１５９８７９号公報に示すように
パルス発生専用のＣＰＵを設ける方法が考えられるが、
この場合には細かな制御が可能になる反面、コストアッ
プとなる。
【０００４】本発明は上記従来の問題点に鑑み、専用の
ＣＰＵを設けることなく安価な構成で装置ＣＰＵの負担
を軽減して割り込み処理以外の処理速度を向上させるこ
とができるパルス発生装置を提供することを目的とす
る。
ＣＰＵを設けることなく安価な構成で装置ＣＰＵの負担
を軽減して割り込み処理以外の処理速度を向上させるこ
とができるパルス発生装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、可変のパルス幅に基づいてモータの加
速度を制御するパルス発生装置において、クロックをカ
ウントするクロックカウンタと、前記モータの加速度に
応じたパルス幅に応じたクロック数を記憶するクロック
数記憶手段と、前記クロックカウンタのカウント値と前
記クロック数記憶手段に記憶されているクロック数を比
較し、一致した時にハイレベルとローレベルを切り替え
たパルスを発生してモータに印加するパルス発生手段と
を備えたことを特徴とする。
達成するために、可変のパルス幅に基づいてモータの加
速度を制御するパルス発生装置において、クロックをカ
ウントするクロックカウンタと、前記モータの加速度に
応じたパルス幅に応じたクロック数を記憶するクロック
数記憶手段と、前記クロックカウンタのカウント値と前
記クロック数記憶手段に記憶されているクロック数を比
較し、一致した時にハイレベルとローレベルを切り替え
たパルスを発生してモータに印加するパルス発生手段と
を備えたことを特徴とする。
【０００６】第２の手段は、第１の手段において前記ク
ロック数記憶手段に対して、前記モータの加速度の切り
替え時にＣＰＵがクロック数を設定することを特徴とす
る。
ロック数記憶手段に対して、前記モータの加速度の切り
替え時にＣＰＵがクロック数を設定することを特徴とす
る。
【０００７】第３の手段は、第２の手段において前記モ
ータの加速度を継続する可変の時間に対応するパルス数
を記憶するパルス数記憶手段と、前記パルス発生手段の
発生パルス数をカウントするパルスカウンタと、前記パ
ルスカウンタのカウント値と前記パルス数記憶手段に記
憶されているパルス数を比較し、一致した時に割り込み
信号を前記ＣＰＵに出力する割り込み信号発生手段とを
更に備えたことを特徴とする。
ータの加速度を継続する可変の時間に対応するパルス数
を記憶するパルス数記憶手段と、前記パルス発生手段の
発生パルス数をカウントするパルスカウンタと、前記パ
ルスカウンタのカウント値と前記パルス数記憶手段に記
憶されているパルス数を比較し、一致した時に割り込み
信号を前記ＣＰＵに出力する割り込み信号発生手段とを
更に備えたことを特徴とする。
【０００８】第４の手段は、第３の手段において前記Ｃ
ＰＵが、前記割り込み信号が入力した時に割り込み処理
により前記クロック数記憶手段にクロック数を設定する
と共に、前記パルス数記憶手段にパルス数を設定するこ
とを特徴とする。
ＰＵが、前記割り込み信号が入力した時に割り込み処理
により前記クロック数記憶手段にクロック数を設定する
と共に、前記パルス数記憶手段にパルス数を設定するこ
とを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係るパルス発生装
置の一実施形態を示すブロック図、図２は図１のレジス
タにＣＰＵがデータを設定する回路例を示すブロック
図、図３は図１のＣＰＵの割り込み処理を説明するため
のフローチャート、図４はモータを加減速する場合の加
速度とその加速度を継続する時間の一例を示す説明図、
図５は図１のＣＰＵのテーブルを示す説明図、図６はモ
ータを加減速する場合の加速度とその加速度を継続する
時間の設定タイミングを示す説明図である。
施の形態を説明する。図１は本発明に係るパルス発生装
置の一実施形態を示すブロック図、図２は図１のレジス
タにＣＰＵがデータを設定する回路例を示すブロック
図、図３は図１のＣＰＵの割り込み処理を説明するため
のフローチャート、図４はモータを加減速する場合の加
速度とその加速度を継続する時間の一例を示す説明図、
図５は図１のＣＰＵのテーブルを示す説明図、図６はモ
ータを加減速する場合の加速度とその加速度を継続する
時間の設定タイミングを示す説明図である。
【００１０】図１に示すパルス発生装置は概略的に、原
クロックＣＫをカウントしてモータＭの加速度に応じた
設定幅のモータクロック（パルス）を発生するパルスジ
ェネレータ部１と、パルスジェネレータ部１が発生する
パルスをカウントしてモータＭの加速度を継続する時間
に応じた設定値と比較し、一致した時に割り込み信号を
発生するパルスカウンタ部２と、パルスカウンタ部２か
らの割り込み信号により割り込み処理でパルスジェネレ
ータ１及びパルスカウンタ部２に対してそれぞれの設定
を行うＣＰＵ３を有する。
クロックＣＫをカウントしてモータＭの加速度に応じた
設定幅のモータクロック（パルス）を発生するパルスジ
ェネレータ部１と、パルスジェネレータ部１が発生する
パルスをカウントしてモータＭの加速度を継続する時間
に応じた設定値と比較し、一致した時に割り込み信号を
発生するパルスカウンタ部２と、パルスカウンタ部２か
らの割り込み信号により割り込み処理でパルスジェネレ
ータ１及びパルスカウンタ部２に対してそれぞれの設定
を行うＣＰＵ３を有する。
【００１１】パルスジェネレータ１はモータクロック幅
設定レジスタ１１、クロックカウンタ１２、コンパレー
タ１３及びモータクロックジェネレータ１４を有し、モ
ータクロック幅設定レジスタ１１には予めＣＰＵ３によ
り、加速度に応じたパルス幅に対応するクロック数デー
タが設定される。クロックカウンタ１２は原クロックＣ
Ｋをカウントアップし、コンパレータ１３はモータクロ
ック幅設定レジスタ１１に設定されている値とクロック
カウンタ１２のカウント値を比較して一致した時に一致
信号をクロックカウンタ１２のクリア端子（図示省略）
とモータクロックジェネレータ１４に出力する。
設定レジスタ１１、クロックカウンタ１２、コンパレー
タ１３及びモータクロックジェネレータ１４を有し、モ
ータクロック幅設定レジスタ１１には予めＣＰＵ３によ
り、加速度に応じたパルス幅に対応するクロック数デー
タが設定される。クロックカウンタ１２は原クロックＣ
Ｋをカウントアップし、コンパレータ１３はモータクロ
ック幅設定レジスタ１１に設定されている値とクロック
カウンタ１２のカウント値を比較して一致した時に一致
信号をクロックカウンタ１２のクリア端子（図示省略）
とモータクロックジェネレータ１４に出力する。
【００１２】モータクロックジェネレータ１４はフリッ
プフロップで構成され、Ｑ出力信号がＤ入力信号として
印加されている。そして、コンパレータ１３からの一致
信号が印加されるとＱ出力信号のパルスのトグル出力を
行い、このパルス信号がモータＭとモータクロックカウ
ンタ２２に印加される。
プフロップで構成され、Ｑ出力信号がＤ入力信号として
印加されている。そして、コンパレータ１３からの一致
信号が印加されるとＱ出力信号のパルスのトグル出力を
行い、このパルス信号がモータＭとモータクロックカウ
ンタ２２に印加される。
【００１３】パルスカウンタ部２はモータカウントコン
ペアレジスタ２１、モータクロックカウンタ２２及びコ
ンパレータ２３を有し、レジスタ２１には予めＣＰＵ３
により、加速度を継続する時間に対応するパルス数デー
タが設定される。モータクロックカウンタ２２はモータ
クロックジェネレータ１４の出力パルスをカウントし、
コンパレータ２３はモータカウントコンペアレジスタ２
１に設定されている値とモータクロックカウンタ２２の
カウント値を比較し、一致した時に割り込み信号をＣＰ
Ｕ３とモータカウントコンペアレジスタ２１のクリア端
子（図示省略）に出力する。
ペアレジスタ２１、モータクロックカウンタ２２及びコ
ンパレータ２３を有し、レジスタ２１には予めＣＰＵ３
により、加速度を継続する時間に対応するパルス数デー
タが設定される。モータクロックカウンタ２２はモータ
クロックジェネレータ１４の出力パルスをカウントし、
コンパレータ２３はモータカウントコンペアレジスタ２
１に設定されている値とモータクロックカウンタ２２の
カウント値を比較し、一致した時に割り込み信号をＣＰ
Ｕ３とモータカウントコンペアレジスタ２１のクリア端
子（図示省略）に出力する。
【００１４】ＣＰＵ３からレジスタ１１、２１に対して
データを設定する構成は、例えば図２に示すようにデコ
ーダ４を用いて実現することができる。ＣＰＵ３とレジ
スタ１１、２１の間は、リード、ライトのコントロール
信号線（／ＷＲ）とデータバスを介して接続され、ＣＰ
Ｕ３とデコーダ４の間はアドレスバスを介して接続され
ている。また、デコーダ４の出力信号がレジスタ１１、
２１のイネーブル端子に印加される。
データを設定する構成は、例えば図２に示すようにデコ
ーダ４を用いて実現することができる。ＣＰＵ３とレジ
スタ１１、２１の間は、リード、ライトのコントロール
信号線（／ＷＲ）とデータバスを介して接続され、ＣＰ
Ｕ３とデコーダ４の間はアドレスバスを介して接続され
ている。また、デコーダ４の出力信号がレジスタ１１、
２１のイネーブル端子に印加される。
【００１５】レジスタ１１、２１はＣＰＵ３から見た場
合にあるアドレス上にマッピングされており、ＣＰＵ３
がそのアドレスにアクセスするとデコーダ４の複数の出
力信号の内、そのアドレスに対応する出力信号がアクテ
ィブになる。また、同時にＣＰＵ３が設定値をデータバ
ス上に出力すると共にライトのコントロール信号／ＷＲ
をアクティブにすると、データバス上の設定値がそのレ
ジスタ１１、２１にセットされる。レジスタ１１、２１
はラッチやＤフリップフロップで構成され、この設定値
を次にアクセスされるまで保持する。
合にあるアドレス上にマッピングされており、ＣＰＵ３
がそのアドレスにアクセスするとデコーダ４の複数の出
力信号の内、そのアドレスに対応する出力信号がアクテ
ィブになる。また、同時にＣＰＵ３が設定値をデータバ
ス上に出力すると共にライトのコントロール信号／ＷＲ
をアクティブにすると、データバス上の設定値がそのレ
ジスタ１１、２１にセットされる。レジスタ１１、２１
はラッチやＤフリップフロップで構成され、この設定値
を次にアクセスされるまで保持する。
【００１６】ここで、コンパレータ２３はモータカウン
トコンペアレジスタ２１に設定されている値とモータク
ロックカウンタ２２のカウント値を比較して一致した時
に割り込み信号をＣＰＵ３に出力するので、モータクロ
ックジェネレータ１４が所定回数のパルスを発生した後
にＣＰＵ３が割り込み処理を開始して次の加速度のパル
ス幅と出力パルス数をそれぞれレジスタ２１、１１に設
定する。
トコンペアレジスタ２１に設定されている値とモータク
ロックカウンタ２２のカウント値を比較して一致した時
に割り込み信号をＣＰＵ３に出力するので、モータクロ
ックジェネレータ１４が所定回数のパルスを発生した後
にＣＰＵ３が割り込み処理を開始して次の加速度のパル
ス幅と出力パルス数をそれぞれレジスタ２１、１１に設
定する。
【００１７】図３〜図６は一例として、図４に示すよう
にモータＭを段階「１」〜「４」において段階的に加速
し、段階「５」おいて一定速度で回転させ、段階「６」
〜「８において段階的に減速させて停止させる場合の処
理を示している。そして、ＣＰＵ３内には図５に示すよ
うに、段階「１」〜「８」毎の加速度を継続する時間に
対応するパルス数ＰＣn （ＰＣ1 〜ＰＣ8 ）と、加速度
に対応するクロック数ｆn （ｆ1 〜ｆ8 ）がこの順番で
記憶されたテーブルを有する。なお、図５に示す記号ａ
は出力パルス数ＰＣn を示すアドレスであり、記号ｂは
クロック数ｆnを示すアドレスである。
にモータＭを段階「１」〜「４」において段階的に加速
し、段階「５」おいて一定速度で回転させ、段階「６」
〜「８において段階的に減速させて停止させる場合の処
理を示している。そして、ＣＰＵ３内には図５に示すよ
うに、段階「１」〜「８」毎の加速度を継続する時間に
対応するパルス数ＰＣn （ＰＣ1 〜ＰＣ8 ）と、加速度
に対応するクロック数ｆn （ｆ1 〜ｆ8 ）がこの順番で
記憶されたテーブルを有する。なお、図５に示す記号ａ
は出力パルス数ＰＣn を示すアドレスであり、記号ｂは
クロック数ｆnを示すアドレスである。
【００１８】図３を参照してＣＰＵ３の割り込み処理を
説明すると、先ず、コンパレータ２３からの割り込み信
号が入力するとこの割り込み処理をスタートし（ステッ
プＳ１）、次いで図５に示すテーブルを参照するための
カウンタＣＮＴ（＝ｎ）を１つインクリメントする（ス
テップＳ２）。そして、カウント値ＣＮＴとテーブル内
の最大データ数「８」と比較し（ステップＳ３）、一致
しない場合に図６に示すようにカウント値ＣＮＴが示す
テーブルのパルス数ＰＣn とパルス周波数ｆnに対応す
るパルス幅をそれぞれレジスタ２１、１１に設定し（ス
テップＳ４）、この割り込み処理を終了する（ステップ
Ｓ７）。
説明すると、先ず、コンパレータ２３からの割り込み信
号が入力するとこの割り込み処理をスタートし（ステッ
プＳ１）、次いで図５に示すテーブルを参照するための
カウンタＣＮＴ（＝ｎ）を１つインクリメントする（ス
テップＳ２）。そして、カウント値ＣＮＴとテーブル内
の最大データ数「８」と比較し（ステップＳ３）、一致
しない場合に図６に示すようにカウント値ＣＮＴが示す
テーブルのパルス数ＰＣn とパルス周波数ｆnに対応す
るパルス幅をそれぞれレジスタ２１、１１に設定し（ス
テップＳ４）、この割り込み処理を終了する（ステップ
Ｓ７）。
【００１９】また、ステップＳ３においてカウント値Ｃ
ＮＴとテーブル内の最大データ数「８」が一致した場合
には、パルス数ＰＣn とクロック数ｆn の各初期値ＰＣ
1 、ｆ1 をそれぞれレジスタ２１、１１に設定し（ステ
ップＳ５）、次いでモータＭをオフにすると共に割り込
みを禁止し（ステップＳ６）、この割り込み処理を終了
する（ステップＳ７）。
ＮＴとテーブル内の最大データ数「８」が一致した場合
には、パルス数ＰＣn とクロック数ｆn の各初期値ＰＣ
1 、ｆ1 をそれぞれレジスタ２１、１１に設定し（ステ
ップＳ５）、次いでモータＭをオフにすると共に割り込
みを禁止し（ステップＳ６）、この割り込み処理を終了
する（ステップＳ７）。
【００２０】したがって、上記実施形態によれば、パル
スジェネレータ部１により原クロックＣＫをカウントし
てモータＭの加速度に応じた設定幅のパルスを発生し、
また、パルスカウンタ部２によりパルスジェネレータ部
１が発生するパルスをカウントしてモータＭの加速度の
を継続する時間に応じた設定値と比較し、一致した時に
割り込み信号をＣＰＵ３に対して発生し、更にＣＰＵ３
がパルスカウンタ部２からの割り込み信号により割り込
み処理でパルスジェネレータ１及びパルスカウンタ部２
に対してそれぞれの設定を行うのみであるので、専用の
ＣＰＵを設けることなく安価な構成でＣＰＵ３の負担を
軽減して割り込み処理以外の処理速度を向上させること
ができる。なお、上記実施形態では、発生パルスが１種
類の場合について説明したが、パルスジェネレータ１内
にクロックカウンタ１２と連動するカウンタを追加する
ことにより、複数種類のパルスを発生させることができ
る。
スジェネレータ部１により原クロックＣＫをカウントし
てモータＭの加速度に応じた設定幅のパルスを発生し、
また、パルスカウンタ部２によりパルスジェネレータ部
１が発生するパルスをカウントしてモータＭの加速度の
を継続する時間に応じた設定値と比較し、一致した時に
割り込み信号をＣＰＵ３に対して発生し、更にＣＰＵ３
がパルスカウンタ部２からの割り込み信号により割り込
み処理でパルスジェネレータ１及びパルスカウンタ部２
に対してそれぞれの設定を行うのみであるので、専用の
ＣＰＵを設けることなく安価な構成でＣＰＵ３の負担を
軽減して割り込み処理以外の処理速度を向上させること
ができる。なお、上記実施形態では、発生パルスが１種
類の場合について説明したが、パルスジェネレータ１内
にクロックカウンタ１２と連動するカウンタを追加する
ことにより、複数種類のパルスを発生させることができ
る。
【００２１】
【発明の効果】以上説明したように請求項１記載の発明
によれば、モータの加減速時の加速度を制御するための
パルスをハードウエアにより発生するので、専用のＣＰ
Ｕを設けることなく安価な構成で装置ＣＰＵの負担を軽
減して割り込み処理以外の処理速度を向上させることが
できる。
によれば、モータの加減速時の加速度を制御するための
パルスをハードウエアにより発生するので、専用のＣＰ
Ｕを設けることなく安価な構成で装置ＣＰＵの負担を軽
減して割り込み処理以外の処理速度を向上させることが
できる。
【００２２】請求項２記載の発明によれば、モータの加
速度に応じたパルス幅に対応するクロック数をＣＰＵが
設定するので、ＣＰＵの負担を軽減して割り込み処理以
外の処理速度を向上させることができる。
速度に応じたパルス幅に対応するクロック数をＣＰＵが
設定するので、ＣＰＵの負担を軽減して割り込み処理以
外の処理速度を向上させることができる。
【００２３】請求項３記載の発明によれば、モータの加
速度を継続する時間を制御するためのパルス数をハード
ウエアによりカウントして割り込み信号を発生するの
で、専用のＣＰＵを設けることなく安価な構成で装置Ｃ
ＰＵの負担を軽減して割り込み処理以外の処理速度を向
上させることができる。
速度を継続する時間を制御するためのパルス数をハード
ウエアによりカウントして割り込み信号を発生するの
で、専用のＣＰＵを設けることなく安価な構成で装置Ｃ
ＰＵの負担を軽減して割り込み処理以外の処理速度を向
上させることができる。
【００２４】請求項４記載の発明によれば、モータの加
速度に応じたパルス幅に対応するクロック数と、加速度
を継続する時間に対応するパルス数をＣＰＵが設定する
のみであるので、ＣＰＵの負担を軽減して割り込み処理
以外の処理速度を向上させることができる。
速度に応じたパルス幅に対応するクロック数と、加速度
を継続する時間に対応するパルス数をＣＰＵが設定する
のみであるので、ＣＰＵの負担を軽減して割り込み処理
以外の処理速度を向上させることができる。
【図１】本発明に係るパルス発生装置の一実施形態を示
すブロック図である。
すブロック図である。
【図２】図１のレジスタにＣＰＵがデータを設定する回
路例を示すブロック図である。
路例を示すブロック図である。
【図３】図１のＣＰＵの割り込み処理を説明するための
フローチャートである。
フローチャートである。
【図４】モータを加減速する場合の加速度とその加速度
を継続する時間の一例を示す説明図である。
を継続する時間の一例を示す説明図である。
【図５】図１のＣＰＵのテーブルを示す説明図である。
【図６】モータを加減速する場合の加速度とその加速度
を継続する時間の設定タイミングを示す説明図である。
を継続する時間の設定タイミングを示す説明図である。
１ パルスジェネレータ部 ２ パルスカウンタ部 ３ ＣＰＵ １１ モータクロック幅設定レジスタ １２ クロックカウンタ １３ コンパレータ １４ モータクロックジェネレータ ２１ モータクロックコンペアレジスタ ２２ モータクロックカウンタ ２３ コンパレータ
Claims (4)
- 【請求項１】 可変のパルス幅に基づいてモータの加速
度を制御するパルス発生装置において、 クロックをカウントするクロックカウンタと、 前記モータの加速度に応じたパルス幅に応じたクロック
数を記憶するクロック数記憶手段と、 前記クロックカウンタのカウント値と前記クロック数記
憶手段に記憶されているクロック数を比較し、一致した
時にハイレベルとローレベルを切り替えたパルスを発生
してモータに印加するパルス発生手段と、を備えたパル
ス発生装置。 - 【請求項２】 前記クロック数記憶手段に対して、前記
モータの加速度の切り替え時にＣＰＵがクロック数を設
定することを特徴とする請求項１記載のパルス発生装
置。 - 【請求項３】 前記モータの加速度を継続する可変の時
間に対応するパルス数を記憶するパルス数記憶手段と、 前記パルス発生手段の発生パルス数をカウントするパル
スカウンタと、 前記パルスカウンタのカウント値と前記パルス数記憶手
段に記憶されているパルス数を比較し、一致した時に割
り込み信号を前記ＣＰＵに出力する割り込み信号発生手
段と、を更に備えたことを特徴とする請求項２記載のパ
ルス発生装置。 - 【請求項４】 前記ＣＰＵは、前記割り込み信号が入力
した時に割り込み処理により前記クロック数記憶手段に
クロック数を設定すると共に、前記パルス数記憶手段に
パルス数を設定することを特徴とする請求項３記載のパ
ルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20984596A JP3512571B2 (ja) | 1996-08-08 | 1996-08-08 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20984596A JP3512571B2 (ja) | 1996-08-08 | 1996-08-08 | パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056797A true JPH1056797A (ja) | 1998-02-24 |
| JP3512571B2 JP3512571B2 (ja) | 2004-03-29 |
Family
ID=16579580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20984596A Expired - Fee Related JP3512571B2 (ja) | 1996-08-08 | 1996-08-08 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3512571B2 (ja) |
-
1996
- 1996-08-08 JP JP20984596A patent/JP3512571B2/ja not_active Expired - Fee Related
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