JPH1063565A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 第一の記憶手段への入力データの同期化回路
を介しての設定が装置に反映されるまでの間、遅延のた
めのウェイトタイムをなくすことができるデータ処理装
置を提供する。 【解決手段】 ＣＰＵｌからのアクセスに対し、ＤＥＶ
ＳＥＬ＃信号の制御に関連する内部のＧＲレジスタ１７
ヘのライトアクセスであるとＤＥＶＳＥＬ制御部１２が
認識した場合、実際のＧＲレジスタ１７ヘのアクセスの
ためＦＩＦＯバッファｌ４にアドレス、データを書き込
むと同時に、そのライトデータをＤＥＶＳＥＬ制御部１
２の近くにあるシャドウレジスタ１３にも格納する。Ｄ
ＥＶＳＥＬ制御部１２においてＤＥＶＳＥＬ＃信号をア
クティブにするかどうかの判断にこのシャドウレジスタ
ｌ３を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置に関
する。

【０００２】

【従来の技術】発明の背景を明らかにするため、まず関
連事項であるＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐ
ｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスシステム
とＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａ
ｙ）デバイスについて説明する。

【０００３】図３はＰＣＩバスシステムの模式的構成図
である。ＰＣＩバスシステムはＣＰＵ１、ＰＣＩバス
２、デバイス９、デバイス１０、・・・から構成され
る。ＰＣＩバスの特徴のうち、本発明に関連する項目を
以下に示す。

【０００４】１．ＰＣＩバス２に接続されている各デバ
イス９、１０、・・・はアドレス、データ等の信号線を
共有している。

【０００５】２．各デバイス９、１０、・・・は固有の
メモリ、Ｉ／Ｏ空間が割り当てられる。

【０００６】３．メモリ、Ｉ／０空間ヘのアクセスの場
合、ＣＰＵ１はデバイス９、１０、・・・の選択をアド
レスのみで行う。

【０００７】４．各デバイス９、１０、・・・はアドレ
スから自デバイスヘのアクセスか否かを判断し、そうで
あれば１〜３クロック以内に肯定応答としてＤＥＶＳＥ
Ｌ（ＤＥＶＩＣＥ ＳＥＬＥＣＴ）信号８をアクテイブ
にしなければならない。

【０００８】ＶＧＡデバイスの場合、内部に持つレジス
タによってアクセス可能な空間を切り替えることができ
る。図４にレジスタによってアクセス可能な空間の一例
を示し、図５は図４のアクセス可能な空間を説明するた
めの図である。

【０００９】図５において、網掛けされた部分がアクセ
ス可能な空間である。ＶＧＡのＧＲ（Ｇｅｎｅｒａｌ、
汎用）レジスタが（００）₂ の場合、アクセス可能な空
間はＡ００００ｈ〜ＢＦＦＦＦｈであるが、内部レジス
タが（０１）₂ の場合はアクセス範囲がＡ００００ｈ〜
ＡＦＦＦＦｈとなり、Ｂ００００ｈ〜ＢＦＦＦＦｈに対
してはアクセス不可となる。また（１０）₂ のときはＢ
００００ｈ〜Ｂ７ＦＦＦｈ、（１１）₂ のときはＢ８０
００ｈ〜ＢＦＦＦＦｈのみがアクセス可能空間となり、
その他のアドレスに対してはアクセスができない。

【００１０】ＰＣＩバス対応のＶＧＡデバイスの場合、
ＶＧＡのＧＲレジスタによってアクセス空間が変化する
ため、ＤＥＶＳＥＬ信号８の制御を変える必要がある。
図５において網掛けの部分はアクセス可能であるため、
デバイスはＤＥＶＳＥＬ信号８をアクティブにしなけれ
ばならないが、その他のアドレスに対してはアクセス不
可であるためアクティブにしてはいけない。この場合、
ＧＲレジスタの値によってアクセス可能空間が切り替わ
る為、ＤＥＶＳＥＬ信号８の制御にＧＲレジスタの値を
参照する必要がある。

【００１１】図６は従来の技術であるＰＣＩバス対応の
ＶＧＡデバイスのシステムの模式的構成図である。ＰＣ
Ｉバス対応のＶＧＡデバイスのシステムはＣＰＵｌ、Ｐ
ＣＩバス２、デバイス１０から構成され、デバイス１０
はバスインターフェース１１、ＤＥＶＳＥＬ信号を制御
するＤＥＶＳＥＬ制御部１２、ＦＩＦＯ（ＦｉｒｓｔＩ
ｎ Ｆｉｒｓｔ Ｏｕｔ、先着順処理方式）バッファ１
４、内部バス１５、メモリ１６、ＧＲレジスタＡ１７、
・・・から構成される。

【００１２】このシステムの動作について説明する。Ｃ
ＰＵｌからのアクセスに対し、デバイス１０はバスイン
ターフェース１１でアドレスを受け取りＤＥＶＳＥＬ制
御部１２によって自デバイスヘのアクセスかどうかを判
断し、そうであればＤＥＶＳＥＬ信号８をアクティブに
することによってそのアクセスに対し反応することをＣ
ＰＵｌに知らせる。ＤＥＶＳＥＬ制御部１２においてＤ
ＥＶＳＥＬ信号８の制御にはＧＲレジスタ１７からくる
ＤＥＶＳＥＬ制御用信号１８を参照する。

【００１３】ライトアクセスの場合、ＣＰＵｌから受け
取ったアドレス、データ等をＦＩＦＯバッファｌ４に格
納し、その時点でＣＰＵｌに対してはＴＲＤＹ＃信号７
によってアクセスが終了したことを知らせる。このよう
に実際にアクセスのターゲットであるメモリ１６、ＧＲ
レジスタ１７等に書き込まれる前にライトサイクルを終
了する手法は、メモリのようにアクセスの遅いデバイス
が割り当てられている場合、実際にアクセスのターゲッ
トであるメモリ１６、ＧＲレジスタ１７等ヘのアクセス
を待たずにＣＰＵｌは次のコマンドを発行できるため、
ＣＰＵｌの負荷軽減に有効である。ＣＰＵｌからの命令
が複数のＦＩＦＯバッファｌ４にたまった場合でも、各
命令間の順序は変わらず前の命令が行われてから次の命
令が行われるため、ＦＩＦＯバッファｌ４によって矛盾
が生じることはない。

【００１４】リードサイクルの場合、デバイス１０がＣ
ＰＵｌにリードデータを返した時点でサイクルが終了す
るため、ＣＰＵｌから受け取ったアドレスがＦＩＦＯバ
ッファｌ４を通り実際のターゲットであるメモリ１６、
ＧＲレジスタ１７等からデータを読み取り、ＣＰＵｌに
そのデータを渡すまで次のコマンドは発行されない。Ｆ
ＩＦＯバッファｌ４内の全ての未実行命令の処理が終了
してからこのリード命令が行われるため、リードサイク
ル後はＦＩＦＯバッファｌ４の中に未実行の命令は全く
格納されていない。

【００１５】上述したＶＧＡデバイスのＧＲレジスタ１
７によってＤＥＶＳＥＬ信号８の制御が変わる動作に関
連したアクセスの例を図７を用いて説明する。図７は従
来の技術であるＰＣＩバス対応のＶＧＡデバイスのシス
テムのタイミング図である。

【００１６】ＧＲレジスタ１７の値が（０１）₂ の状態
からＴ₂ 〜Ｔ₅ で（１０）₂ を設定しようとする。Ｔ₂
でＧＲレジスタ１７のアドレス１００を受け取り、Ｔ₃
でＤＥＶＳＥＬよる肯定応答をする。Ｔ₄ でライトデー
タ１０１を受け取り、ＦＩＦＯバッファｌ４にＴ₂ で受
け取ったアドレス１００とＴ₄ で受け取ったライトデー
タ１０１をぺアでＦＩＦＯバッファｌ４に書き込みＴＲ
ＤＹ＃信号７によってライトサイクルの完了をＣＰＵｌ
に知らせる。ＣＰＵｌは、すでにＧＲレジスタ１７に
（１０）₂ を設定するライトサイクルが終了しているた
め、アドレスＢ００００ｈヘのアクセスは可能であると
判断する。しかし、この時点からＧＲレジスタ１７にラ
イトデータ（１０）₂ が反映されるＴ₂₁までの間におい
ては、ＤＥＶＳＥＬ制御部１２はＧＲレジスタ１７の前
の値（０１）₂ を参照して動作するため、アドレスＢ０
０００ｈヘのアクセスが行われた場合、ＤＥＶＳＥＬ信
号８をアクティブにせず誤動作してしまう。

【００１７】そのため、実際にＧＲレジスタ１７ヘの設
定が完了するまでの間、Ｂ００００ｈヘのアクセスをウ
ェイトする必要がある。このウェイトする手段として無
効なリードサイクルの発行が挙げられる。実際にＧＲレ
ジスタ１７に値が設定されるまでの時間はＦＩＦＯバッ
ファｌ４にたまっている未実行なコマンドの数に依存し
てくるが、上述したようにリードサイクル終了後はＦＩ
ＦＯバッファｌ４内の全てのコマンドが終了しているた
め、ＧＲレジスタ１７ヘの設定が完了していることが保
証される。この無効なリードサイクルの発行によって誤
動作は防げるが１リードサイクル分Ｂ００００ｈヘのア
クセスが遅くなる。

【００１８】

【発明が解決しようとする課題】上述した従来の技術
は、以下の問題点がある。

【００１９】上述したシステムでは、ＤＥＶＳＥＬの制
御に影響するレジスタヘのライトアクセス後はそのアク
セスが実際のレジスタに反映するまでＣＰＵがウェイト
する必要があり、ＦＩＦＯバッファｌ４を用いてＣＰＵ
の負荷軽減を行ってもウェイトによって処理速度が遅く
なる。

【００２０】上記従来技術の問題点に鑑み、本発明の目
的は、第一の記憶手段への入力データの同期化回路を介
しての設定が装置に反映されるまでの間、遅延のための
ウェイトタイムをなくすことができるデータ処理装置を
提供することにある。

【００２１】

【課題を解決するための手段】本発明のデータ処理装置
は、入力データを同期化回路を介して第一の記憶手段に
記憶するデータ処理装置において、入力データを同期化
回路を介して第一の記憶手段に記憶するため、第一の記
憶手段に設定しようとする値が即座に書かれずタイムデ
ィレイが起る場合、第一の記憶手段と同一の値を即座に
保持することを目的として、入力データを第二の記憶手
段にも記憶し、第一の記憶手段ヘの参照要求に応じて第
二の記憶手段の入力データを出力する。

【００２２】従って、第一の記憶手段への入力データの
同期化回路を介しての設定が装置に反映されるまでの
間、別に保持した第二の記憶手段の入力データの設定値
を用いて遅延のためのウェイトタイムをなくすことがで
きる。

【００２３】また、データ処理装置は内部に持つレジス
タの値によってアクセス可能範囲が切り替わるシステム
であり、同期化回路はＦＩＦＯバッファであり、第一の
記憶手段はレジスタであり、第二の記憶手段はシャドウ
レジスタであり、入力データをＦＩＦＯバッファを介し
てレジスタに記憶するため、レジスタに設定しようとす
る値が即座に書かれずタイムディレイが起る場合、レジ
スタと同一の値を即座に保持することを目的として、入
力データをシャドウレジスタにも記憶し、レジスタヘの
参照要求に応じてシャドウレジスタの入力データを出力
してもよい。

【００２４】従って、シャドウレジスタを参照すること
で設定までのウェイトタイムをなくすことができる。

【００２５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
のＰＣＩバス対応のＶＧＡデバイスのシステムの模式的
構成図である。図１のシステムでは、図６の従来の技術
のＰＣＩバス対応のＶＧＡデバイスのシステムの構成に
加えて、ＧＲレジスタ１７のようにＤＥＶＳＥＬ信号８
の制御に参照されるレジスタと同様の値を保持するため
のシャドウレジスタ１３をバスインターフェース１１部
に持つ。

【００２６】ＣＰＵｌからＧＲレジスタ１７ヘのアクセ
スに対し、バスインターフェース１１で受け取ったアド
レスをデコードし、ＧＲレジスタ１７ヘのライトアクセ
スとわかった時点でシャドウレジスタ１３にもライトデ
ータと同様の値を保持する。このシャドウレジスタ１３
にはＦＩＦＯバッファｌ４を介さず値が書き込まれるた
め、ＣＰＵｌに対してＴＲＤＹ＃信号７によってライト
サイクルの終了を知らせた時には設定値は反映されてい
る。

【００２７】ＤＥＶＳＥＬ制御部１２でＤＥＶＳＥＬ信
号８の制御にはシャドウレジスタ１３を参照する。シャ
ドウレジスタ１３はライトアクセス終了時にはＧＲレジ
スタ１７ヘの設定値を既に保持しているので、ＧＲレジ
スタ１７ヘの設定後、実際にＧＲレジスタ１７に設定さ
れるまでの時間をウェイトする必要がない。バスインタ
ーフェース１１は、ＧＲレジスタ１７ヘのライト以外の
アクセスに対しては図６と同様にＦＩＦＯバッファｌ４
を通して実際のターゲットに対してアクセスを行う。Ｇ
Ｒレジスタ１７ヘのライトアクセスに対しても、シャド
ウレジスタ１３にライトデータを格納するだけで、その
後の動作は図６の場合と同様でＦＩＦＯバッファｌ４を
通してＧＲレジスタ１７にライトアクセスを行う。ＤＥ
ＶＳＥＬ制御部１２でＧＲレジスタ１７からのＤＥＶＳ
ＥＬ制御用信号１８は参照しない。

【００２８】図２は本発明の実施の形態のＰＣＩバス対
応のＶＧＡデバイスのシステムのタイミング図である。

【００２９】本図を用いてアクセスタイミングについて
説明する。ＧＲレジスタ１７の値が（０１）₂ の状態か
らＴ₂ 〜Ｔ₅ で（１０）₂ を設定しようとする。Ｔ₂ で
ＧＲレジスタ１７のアドレス１００を受け取り、Ｔ₃ で
ＤＥＶＳＥＬによる肯定応答をする。Ｔ₄ でライトデー
タ１０１を受け取り、Ｔ₂ で受け取ったアドレス１００
とぺアでＦＩＦＯバッファｌ４に書き込みＴＲＤＹ＃信
号７によってライトサイクルの完了をＣＰＵｌに知らせ
る。またＤＥＶＳＥＬ制御部１２は、Ｔ₂ で受け取った
アドレス１００からＧＲレジスタ１７ヘのライトアクセ
スであることを認識し、Ｔ₄ でＧＲレジスタ１７ヘのラ
イトデータ１０１をシャドウレジスタ１３に格納する。
ＣＰＵｌは、すでにＧＲレジスタ１７に（１０）₂ を設
定するライトサイクルが終了しているため、アドレスＢ
００００ｈヘのアクセスは可能であると判断している。

【００３０】この時点からＧＲレジスタ１７にライトデ
ータ（１０）₂ が反映されるＴ₂₁までの間では、ＧＲレ
ジスタ１７の値は設定前の（０１）₂ であるが、ＤＥＶ
ＳＥＬ制御部１２はＧＲレジスタ１７ではなくシャドウ
レジスタ１３の（１０）₂ を参照してＤＥＶＳＥＬ信号
８を制御するため、Ｔ₇ 〜Ｔ₁₀のＢ００００ｈヘのアク
セスに対して、ウェイトサイクルを入れなくてもＴ₈ で
ＤＥＶＳＥＬ信号８をアクティブにすることができ誤動
作しない。Ｔ₂ 〜Ｔ₅ のアクセスに対する内部の動作
は、Ｔ₄ でＦＩＦＯバッファｌ４に書かれたデータ１０
１は内部バス１５を通りＴ₂₁でＧＲレジスタ１７に書か
れる。これは図６に示すシステムと同様である。

【００３１】上述のようにシャドウレジスタ１３を用い
たシステムにおいては実際にアクセスのターゲットとな
っているＧＲレジスタ１７にライトデータが書かれたか
どうかを意識せずに次のコマンドを発行することができ
る。

【００３２】

【発明の効果】以上説明したように本発明のシステムで
は、ＣＰＵがライトアクセスを終了してから実際にその
ライトデータが設定されるまでにかかるタイムディレイ
を意識する必要がなく、処理速度を上げることができる
という効果がある。

【００３３】従来技術の図７においては、ＧＲレジスタ
１７設定後ウェイトを発生させるための無効なリードサ
イクルが発行されているが、本発明を使用した場合の図
２においてはＧＲレジスタ１７設定後ウェイトなしで次
のコマンドを発行することができ、本発明を使用するこ
とでリードサイクル１サイクル分アクセスが速くなる。

【００３４】即ち、図６において内部のＧＲレジスタ１
７やメモリ１６に対してリードアクセスを行う場合、Ｆ
ＩＦＯバッファｌ４に書かれるまでに３クロック、ＦＩ
ＦＯバッファｌ４からＧＲレジスタ１７やメモリ１６に
書かれるまでに最低でも５クロックかかるため、図７に
おいてＴ₂ 〜Ｔ₅ のライトアクセス、Ｔ₇ 〜Ｔ₂₅のリー
ドアクセス、Ｔ₂₇〜Ｔ₃₀のライトアクセスには、アクセ
ス間に１クロック入ることも考慮して、 ４＋１＋８＋１＋４＝１８クロック かかる。それに対し、本発明のシステムにおいては、図
２に示すように、 ４＋１＋４＝９クロック となり、このようなアクセスに対しては５０％速度の向
上がみられる。

【図面の簡単な説明】

【図１】本発明の実施の形態のＰＣＩバス対応のＶＧＡ
デバイスのシステムの模式的構成図である。

【図２】本発明の実施の形態のＰＣＩバス対応のＶＧＡ
デバイスのシステムのタイミング図である。

【図３】ＰＣＩバスシステムの模式的構成図である。

【図４】レジスタによってアクセス可能な空間の一例で
ある。

【図５】図４のアクセス可能な空間を説明するための図
である。

【図６】従来の技術であるＰＣＩバス対応のＶＧＡデバ
イスのシステムの模式的構成図である。

【図７】従来の技術であるＰＣＩバス対応のＶＧＡデバ
イスのシステムのタイミング図である。

【符号の説明】

１ ＣＰＵ ２ ＰＣＩバス ３ ＦＲＡＭＥ＃信号 ４ ＡＤ信号 ５ Ｃ／ＢＥ＃信号 ６ ＩＲＤＹ＃信号 ７ ＴＲＤＹ＃信号 ８ ＤＥＶＳＥＬ＃信号 ９、１０ デバイス １１ バスインターフェース １２ ＤＥＶＳＥＬ制御部 １３ シャドウレジスタ １４ ＦＩＦＯバッファ １５ 内部バス １６ メモリ １７ ＧＲレジスタＡ １８ ＤＥＶＳＥＬ制御用信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力データを同期化回路を介して第一の
   記憶手段に記憶するデータ処理装置において、 前記入力データを前記同期化回路を介して前記第一の記
   憶手段に記憶するため、前記第一の記憶手段に設定しよ
   うとする値が即座に書かれずタイムディレイが起る場
   合、 前記第一の記憶手段と同一の値を即座に保持することを
   目的として、前記入力データを第二の記憶手段にも記憶
   し、 前記第一の記憶手段ヘの参照要求に応じて前記第二の記
   憶手段の前記入力データを出力することを特徴とするデ
   ータ処理装置。
2. 【請求項２】 前記データ処理装置は内部に持つレジス
   タの値によってアクセス可能範囲が切り替わるシステム
   であり、 前記同期化回路はＦＩＦＯバッファであり、前記第一の
   記憶手段は前記レジスタであり、前記第二の記憶手段は
   シャドウレジスタであり、 入力データを前記ＦＩＦＯバッファを介して前記レジス
   タに記憶するため、前記レジスタに設定しようとする値
   が即座に書かれずタイムディレイが起る場合、 前記レジスタと同一の値を即座に保持することを目的と
   して、前記入力データをシャドウレジスタにも記憶し、 前記レジスタヘの参照要求に応じて前記シャドウレジス
   タの前記入力データを出力することを特徴とする請求項
   １記載のデータ処理装置。