JPH1065163A5 - - Google Patents
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- JPH1065163A5 JPH1065163A5 JP1996232552A JP23255296A JPH1065163A5 JP H1065163 A5 JPH1065163 A5 JP H1065163A5 JP 1996232552 A JP1996232552 A JP 1996232552A JP 23255296 A JP23255296 A JP 23255296A JP H1065163 A5 JPH1065163 A5 JP H1065163A5
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Description
【0010】
この状態において十分大きいドレイン電圧Vdが印加されると、図4において点線で示す様な状態へと変化する。即ち、ドレイン電圧Vdにより形成されたドレイン領域403の空乏層電荷や電界が、ソースおよびチャネル領域401、402の空乏層電荷に影響を与え、エネルギー(電位)状態はソース領域401からドレイン領域403にかけて連続的に変化する様になる。
この状態において十分大きいドレイン電圧Vdが印加されると、図4において点線で示す様な状態へと変化する。即ち、ドレイン電圧Vdにより形成されたドレイン領域403の空乏層電荷や電界が、ソースおよびチャネル領域401、402の空乏層電荷に影響を与え、エネルギー(電位)状態はソース領域401からドレイン領域403にかけて連続的に変化する様になる。
【0031】
また、本明細書において真性または実質的に真性な領域とは、リンまたはボロンの濃度が5×1017 atoms/cm3以下であり、炭素または窒素または酸素の濃度が2×1018 atoms/cm3以下である領域を指す。
また、本明細書において真性または実質的に真性な領域とは、リンまたはボロンの濃度が5×1017 atoms/cm3以下であり、炭素または窒素または酸素の濃度が2×1018 atoms/cm3以下である領域を指す。
【0051】
即ち、図4に示した従来のエネルギー状態図と異なり、チャネル領域のエネルギー状態は殆どゲイト電圧による電界のみに制御されるので、チャネル領域に対して概略平行な形状を有する。従って、短チャネル効果特有のパンチスルー現象の様な問題がなく、ドレイン耐圧の高い半導体装置を構成することができる。
即ち、図4に示した従来のエネルギー状態図と異なり、チャネル領域のエネルギー状態は殆どゲイト電圧による電界のみに制御されるので、チャネル領域に対して概略平行な形状を有する。従って、短チャネル効果特有のパンチスルー現象の様な問題がなく、ドレイン耐圧の高い半導体装置を構成することができる。
【0073】
まず、701はP型シリコン基板であり、その上にはパッド酸化膜として酸化珪素膜702、さらにその上には後に選択酸化の際のマスクとして機能する窒化珪素膜703を形成する。酸化珪素膜702および窒化珪素膜703の膜厚は50 〜 200nmもあれば良い。(図7(A))
まず、701はP型シリコン基板であり、その上にはパッド酸化膜として酸化珪素膜702、さらにその上には後に選択酸化の際のマスクとして機能する窒化珪素膜703を形成する。酸化珪素膜702および窒化珪素膜703の膜厚は50 〜 200nmもあれば良い。(図7(A))
【0081】
不純物の添加が終了したら、熱酸化処理を行い10 〜 50nmの熱酸化膜708を形成する。この熱酸化処理により形成された薄い熱酸化膜708はそのままゲイト絶縁膜として機能する。
不純物の添加が終了したら、熱酸化処理を行い10 〜 50nmの熱酸化膜708を形成する。この熱酸化処理により形成された薄い熱酸化膜708はそのままゲイト絶縁膜として機能する。
【0083】
その後、図7(D)に示す様に、N型を付与する不純物元素(PまたはAs)を添加し、自己整合的にソース領域710、ドレイン領域711を形成する。その後、ゲイト電極709を覆う様にして窒化珪素膜を300nmの厚さに成膜し、エッチバック法を用いてゲイト電極709の側面のみにサイドウォール712を残存させる。
その後、図7(D)に示す様に、N型を付与する不純物元素(PまたはAs)を添加し、自己整合的にソース領域710、ドレイン領域711を形成する。その後、ゲイト電極709を覆う様にして窒化珪素膜を300nmの厚さに成膜し、エッチバック法を用いてゲイト電極709の側面のみにサイドウォール712を残存させる。
【0087】
図8において、801はチャネル形成領域の一部を示している。チャネル幅はWである。ここで、チャネル幅Wの内、ドットパターン802が占有している幅をWpiと定義する。Wpiの値としては例えば1 〜 10nmもあれば十分である。また、任意のドットパターン802の幅をWpi, 1、Wpi, 2、Wpi, 3・・・Wpi, nとすると、Wpiは次式で表される。
図8において、801はチャネル形成領域の一部を示している。チャネル幅はWである。ここで、チャネル幅Wの内、ドットパターン802が占有している幅をWpiと定義する。Wpiの値としては例えば1 〜 10nmもあれば十分である。また、任意のドットパターン802の幅をWpi, 1、Wpi, 2、Wpi, 3・・・Wpi, nとすると、Wpiは次式で表される。
【0090】
また、チャネル幅Wの内、ドットパターン間の領域(電流の流れるパス)803が占有している幅をWpaと定義する。Wpaの値としては例えば10 〜 300nm(代表的には50 〜 150nm)とすることができる。また、任意のドットパターン間の領域803をWpa, 1、Wpa, 2、Wpa, 3・・・Wpa, mとすると、Wpaは次式で表される。
また、チャネル幅Wの内、ドットパターン間の領域(電流の流れるパス)803が占有している幅をWpaと定義する。Wpaの値としては例えば10 〜 300nm(代表的には50 〜 150nm)とすることができる。また、任意のドットパターン間の領域803をWpa, 1、Wpa, 2、Wpa, 3・・・Wpa, mとすると、Wpaは次式で表される。
Claims (27)
- 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、を有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、ドットパターン形状を有する複数の不純物領域と、を有し、
前記不純物領域にはエネルギーバンド幅(Eg)をシフトさせる不純物元素が添加されていることを特徴とする絶縁ゲイト型半導体装置。 - 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、前記チャネル形成領域において、エネルギーバンド幅(Eg)をシフトさせる不純物元素を添加することにより局部的に形成されたドットパターン形状を有する複数の不純物領域と、前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、を有する絶縁ゲイト型半導体装置であって、
前記不純物領域は絶縁性を有しており、
前記チャネル形成領域において前記不純物領域以外の領域は真性または実質的に真性な領域であることを特徴とする絶縁ゲイト型半導体装置。 - 請求項1または請求項2において、前記不純物領域は、前記ソース領域および前記ドレイン領域と逆導電性を有していることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項3のいずれか一項において、前記ソース領域および前記ドレイン領域は、Nチャネル型の半導体よりなり、前記不純物元素とは13族の元素であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項3のいずれか一項において、前記ソース領域および前記ドレイン領域は、Nチャネル型の半導体よりなり、前記不純物元素とはボロンであることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項3のいずれか一項において、前記ソース領域および前記ドレイン領域は、Pチャネル型の半導体よりなり、前記不純物元素とは15族の元素であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項3のいずれか一項において、前記ソース領域および前記ドレイン領域は、Pチャネル型の半導体よりなり、前記不純物元素とはリンであることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項7のいずれか一項において、前記チャネル形成領域において前記不純物領域以外の領域には前記不純物元素の濃度が5×10 17 atoms / cm 3 以下であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項8において、前記チャネル形成領域において前記不純物領域以外の領域には、炭素、窒素または酸素の濃度が2×10 18 atoms / cm 3 以下であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項9のいずれか一項において、前記ドレイン領域と前記チャネル形成領域との接合部に、前記不純物領域が形成されていることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項10のいずれか一項において、前記ドレイン領域内に、前記不純物領域が形成されていることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項11のいずれか一項において、前記ソース領域内に、前記不純物領域が形成されないことを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項12のいずれか一項において、前記チャネル形成領域のチャネル方向に垂直な少なくとも一断面は、実質的に前記不純物領域により区切られた複数のチャネル形成領域の集合体と見なせることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項13のいずれか一項において、前記チャネル形成領域において駆動時に生じる短チャネル効果に伴うしきい値電圧の低下は、前記不純物領域を利用することで得られる狭チャネル効果に伴うしきい値電圧の増加により緩和されることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項14のいずれか一項において、前記チャネル形成領域の幅Wに対して前記不純物領域および前記不純物領域間の幅が占有する割合をそれぞれWpi、Wpaとする時、前記W、WpiおよびWpaとの間には、Wpi/W=0.1〜0.9、Wpa/W=0.1〜0.9、Wpi/Wpa=1/9〜9の関係式が成り立つことを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項15のいずれか一項において、隣接する前記不純物領域同士が、前記チャネル形成領域と前記ゲイト絶縁膜との界面から離れた部分で接触していることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項16のいずれか一項において、前記不純物領域は、チャネル方向に延びた楕円状であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項16のいずれか一項において、前記不純物領域は、チャネル方向と垂直な方向に延びた楕円状であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項18のいずれか一項において、前記不純物領域は10 〜 300nmの間隔で配置されることを特徴とする絶縁ゲイト型半導体装置。
- 請求項1乃至請求項19のいずれか一項において、前記結晶半導体とは単結晶半導体であることを特徴とする絶縁ゲイト型半導体装置。
- チャネル形成領域として結晶性半導体を用いる絶縁ゲイト型半導体装置の作製方法であって、
前記チャネル形成領域において、エネルギーバンド幅(Eg)をシフトさせる不純物元素を局部的に添加して、ドットパターン形状を有する複数の不純物領域を形成することを特徴とする絶縁ゲイト型半導体装置の作製方法。 - チャネル形成領域として結晶性半導体を用いる絶縁ゲイト型半導体装置の作製方法であって、
前記結晶性半導体上にレジストを形成し、
前記レジストを露光してレジストマスクを形成し、
前記レジストマスクを用いて、前記チャネル形成領域に、エネルギーバンド幅(Eg)をシフトさせる不純物元素を局部的に添加して、ドットパターン形状を有する複数の不純物領域を形成することを特徴とする絶縁ゲイト型半導体装置の作製方法。 - チャネル形成領域として結晶性半導体を用いる絶縁ゲイト型半導体装置の作製方法であって、
前記結晶性半導体上にレジストを形成し、
前記レジストを電子ビームまたはイオンビームを用いて露光して、レジストマスクを形成し、
前記レジストマスクを用いて、前記チャネル形成領域に、エネルギーバンド幅(Eg)をシフトさせる不純物元素を局部的に添加して、ドットパターン形状を有する複数の不純物領域を形成することを特徴とする絶縁ゲイト型半導体装置の作製方法。 - チャネル形成領域として結晶性半導体を用いる絶縁ゲイト型半導体装置の作製方法であって、
前記チャネル形成領域において、ドットパターン形状を有する複数の穴を形成し、
前記チャネル形成領域全体に、エネルギーバンド幅(Eg)をシフトさせる不純物元素を添加し、
加熱処理して前記穴の側壁に熱酸化膜を形成することを特徴とする絶縁ゲイト型半導体装置の作製方法。 - 請求項21乃至請求項24のいずれか一項において、前記不純物領域を形成した後、前記チャネル形成領域上にゲイト絶縁膜を形成することを特徴とする絶縁ゲイト型半導体装置の作製方法。
- 請求項21乃至請求項25のいずれか一項において、ソース領域およびドレイン領域を有し、前記不純物元素は、前記ソース領域および前記ドレイン領域とは逆の導電型を付与する不純物元素であることを特徴とする絶縁ゲイト型半導体装置の作製方法。
- 請求項21乃至請求項26のいずれか一項において、前記結晶半導体とは単結晶半導体であることを特徴とする絶縁ゲイト型半導体装置の作製方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23255296A JP3949193B2 (ja) | 1996-08-13 | 1996-08-13 | 絶縁ゲイト型半導体装置 |
| US08/907,579 US6218714B1 (en) | 1996-08-13 | 1997-08-08 | Insulated gate semiconductor device and method of manufacturing the same |
| KR1019970039449A KR100443436B1 (ko) | 1996-08-13 | 1997-08-13 | 절연게이트형반도체장치 |
| US09/811,238 US6617647B2 (en) | 1996-08-13 | 2001-03-16 | Insulated gate semiconductor device and method of manufacturing the same |
| KR1020020047936A KR100453400B1 (ko) | 1996-08-13 | 2002-08-13 | 반도체 장치 제작 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23255296A JP3949193B2 (ja) | 1996-08-13 | 1996-08-13 | 絶縁ゲイト型半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006344148A Division JP4896699B2 (ja) | 2006-12-21 | 2006-12-21 | 絶縁ゲイト型半導体装置およびその作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH1065163A JPH1065163A (ja) | 1998-03-06 |
| JPH1065163A5 true JPH1065163A5 (ja) | 2004-10-21 |
| JP3949193B2 JP3949193B2 (ja) | 2007-07-25 |
Family
ID=16941122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23255296A Expired - Fee Related JP3949193B2 (ja) | 1996-08-13 | 1996-08-13 | 絶縁ゲイト型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6218714B1 (ja) |
| JP (1) | JP3949193B2 (ja) |
| KR (2) | KR100443436B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4103968B2 (ja) * | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6118148A (en) | 1996-11-04 | 2000-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4017706B2 (ja) | 1997-07-14 | 2007-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7015546B2 (en) * | 2000-02-23 | 2006-03-21 | Semiconductor Research Corporation | Deterministically doped field-effect devices and methods of making same |
| US6724037B2 (en) | 2000-07-21 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
| JP4275336B2 (ja) | 2001-11-16 | 2009-06-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100493018B1 (ko) * | 2002-06-12 | 2005-06-07 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
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| WO2012006890A1 (zh) * | 2010-07-15 | 2012-01-19 | 电子科技大学 | 一种利用应力集中效应增强沟道应力的mos晶体管 |
| US8916867B2 (en) | 2011-01-20 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor element and semiconductor device |
| TWI491050B (zh) * | 2011-11-25 | 2015-07-01 | Sony Corp | 電晶體,顯示器及電子裝置 |
| FR3011678B1 (fr) * | 2013-10-07 | 2017-01-27 | St Microelectronics Crolles 2 Sas | Procede de relaxation des contraites mecaniques transversales dans la region active d'un transistor mos, et circuit integre correspondant |
| JP2016029719A (ja) * | 2014-07-17 | 2016-03-03 | 出光興産株式会社 | 薄膜トランジスタ |
| CN111788663A (zh) * | 2018-03-09 | 2020-10-16 | 堺显示器制品株式会社 | 薄膜晶体管及其制造方法 |
| US20200194555A1 (en) * | 2018-12-18 | 2020-06-18 | United Microelectronics Corp. | Semiconductor device with reduced floating body effects and fabrication method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55151363A (en) * | 1979-05-14 | 1980-11-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and fabricating method of the same |
| US5350940A (en) * | 1984-02-02 | 1994-09-27 | Fastran, Inc. | Enhanced mobility metal oxide semiconductor devices |
| US4697198A (en) * | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
| IT1213234B (it) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos. |
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| EP0287658A1 (en) | 1986-10-27 | 1988-10-26 | Hughes Aircraft Company | Striped-channel transistor and method of forming the same |
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-
1996
- 1996-08-13 JP JP23255296A patent/JP3949193B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 US US08/907,579 patent/US6218714B1/en not_active Expired - Fee Related
- 1997-08-13 KR KR1019970039449A patent/KR100443436B1/ko not_active Expired - Fee Related
-
2001
- 2001-03-16 US US09/811,238 patent/US6617647B2/en not_active Expired - Lifetime
-
2002
- 2002-08-13 KR KR1020020047936A patent/KR100453400B1/ko not_active Expired - Fee Related
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