JPH1069432A - 半導体メモリおよび該半導体メモリを用いたメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 出力インピーダンスを制御することが可能な
半導体メモリ、およびシステム規模の増大を招くことな
く、簡単な構成で時分割制御が可能とし、メモリの通常
のアクセス速度よりも高速なデータの読み出しが可能な
メモリシステムを提供すること。 【解決手段】 リード時は、プロセッサ(1)からの共有
アドレス(3)はアドレス入力バッファ(7)を通ってアドレ
スラッチ(8-1,8-2)にラッチされ、アドレスデコーダ
(9)、カラムスイッチ(10)によりメモリアレイ(11)の特
定のアドレスの内容が読み出されデータ出力バッファ(1
5)に入力される。データ出力バッファ(15)は制御信号(6
ー1)によって制御され、出力データを通過させたり阻止
したりする。異なるメモリのデータ出力バッファへの制
御信号の位相をずらすことにより複数のメモリから時分
割的に出力を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力インピーダン
スを制御することが可能な半導体メモリ、および該半導
体メモリを複数接続して個々の半導体メモリの通常のア
クセス速度よりも高速でデータの読み出しを可能とした
メモリシステムに関する。

【０００２】

【従来の技術】近年の情報処理社会においては取り扱う
べき情報量が膨大であり、情報処理装置の高速化に対す
る要望はますます強くなっている。情報処理装置の重要
な構成要素として使用されている半導体メモリの動作速
度はプロセッサの動作速度に比較して低速であり、この
低速な速度によって情報処理全体の速度は制限されてし
まう。そのため半導体メモリを実質的に高速動作させる
ために従来から様々な工夫がなされている。そのうちの
一つとして複数の低速なメモリと高速なプロセッサを共
有バスに接続し、複数のメモリを時分割で動作させるも
のが知られている。そこでは、メモリを搭載するプリン
ト基板ごとに該メモリとは別に制御回路を設け、その制
御回路により対応するメモリに与える制御タイミングを
生成するようにしていた。そのため、複数のメモリから
の出力を時分割で共有バスにのせる場合には時分割する
数だけ制御回路を必要としていた。

【０００３】

【発明が解決しようとする課題】上述した従来のメモリ
においては、複数のメモリからの出力を時分割で共有バ
スにのせるために時分割の数だけの制御回路を必要とす
るため、メモリ容量を増加し、時分割数を増加するに伴
ってメモリシステムの規模が増大してしまうという問題
があった。本発明は、上述した問題を解消し、出力イン
ピーダンスを制御することが可能な半導体メモリ、およ
び、システム規模の増大を招くことなく、簡単な構成で
時分割制御が可能とし、メモリの通常のアクセス速度よ
りも高速なデータの読み出しが可能なメモリシステムを
提供することを目的としている。

【０００４】

【課題を解決するための手段】本発明の半導体メモリ
は、上記目的を達成するために、制御信号（enable信
号；ハイインピーダンス制御信号）により出力データを
通過させるロウインピーダンス状態と出力データを通過
させないハイインピーダンス状態を切り換えるようにし
たデータ出力バッファ15（例えば、トライステートバッ
ファ）を設けたことを特徴としている。また、前記制御
信号は半導体メモリに入力されるクロック信号（システ
ムクロック21）に基づいて半導体メモリ（2-1〜2-4）内
部で生成、例えば、クロック信号（システムクロック2
1）から複数のパルス列（φ1/2〜φ2/2，φ1/4〜φ4/
4）を生成し、その複数のパルス列の中から、該半導体
メモリの内部レジスタ（24-1〜24-4）に保持された情報
に基づいて選択される一つのパルス列を用いることを特
徴としている。

【０００５】具体的構成として、前記クロック信号を入
力する端子と、入力されたクロック信号から位相の異な
る複数のパルス列を生成するパルス生成回路（22,22-1
〜22-4）と、該パルス生成回路で生成された位相の異な
る複数のパルス列から一つのパルス列を選択するセレク
タ（25-1〜25-4）と、該記セレクタで選択すべきパルス
列を指定する情報を保持するレジスタ（24-1〜24-4）を
メモリチップ内に設けたことを特徴としている。さら
に、本発明のメモリシステムは、上記目的を達成するた
めに、上述した半導体メモリ複数個を共有バスを介して
マイクロプロセッサ（ＭＰＵ１）と接続して構成し、半
導体メモリ（2-1〜2-4）ごとに位相の異なるパルス列
（φ1/2〜φ2/2，φ1/4〜φ4/4）を用いて複数の半導体
メモリ（2-1〜2ー4）を時分割動作させるようにしたこと
を特徴としている。

【０００６】

【発明の実施の形態】図１は、プロセッサ（マイクロプ
ロセッサＭＰＵ）と２つのメモリからなる本発明を説明
するためのシステム構成例である。同図において、(1)
はプロセッサ（ＭＰＵ）、(2ー1)および(2ー2)はメモリ１
およびメモリ２、(3)は共有アドレスバス、(4)は共有デ
ータバス、(5ー1),(5ー2)は制御信号線、(6ー1)および(6ー
2)はハイインピーダンス（Ｈiz）制御信号線、(7)はア
ドレス入力バッファ、(8ー1)および(8ー2)はアドレスラッ
チ、(9)はアドレスデコーダ、(10)はカラムスイッチ、
(11)はメモリアレイ、(12)はセンスアンプ、(13)はメモ
リ制御回路、(14)は入出力切替えスイッチ(I/O)、(15)
はデータ出力バッファ、(16)はデータ入力バッファ、(1
7)はデータ入力ラッチである。

【０００７】図１にはメモリ２(2ー2)の内部構造は示さ
れていないが、メモリ１(2-1)と全く同様の構成を有し
ている。メモリ１(2-1)およびメモリ２(2-2)とプロセッ
サ(1)とはそれぞれ共有アドレスバス(3)、共有データバ
ス(4)、制御信号線(5-1,5-2)、ハイインピーダンス（Ｈ
iz）制御信号線(6-1,6-2)で接続されている。なお、表
現の煩雑さを避けるために、誤解の起こらない範囲でバ
スなどの信号線と該信号線を通る信号を同一の参照符号
で表わす。例えば、参照符号(3)は、共有アドレスバス
を指す場合とそれを通る共有アドレス信号を指す場合に
共通に使用される。

【０００８】次に、メモリ１(2-1)およびメモリ２(2-2)
をＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）とした場合を例にしてシステムの動作を説明する。
プロセッサ(1)からメモリ１(2ー1)とメモリ２(2ー2)に送
出される制御信号としては、RAS,CAS,リード／ライトを
示すREAD/WRITE信号からなる制御信号（5-1,5-2）と、
データ出力バッファ(15)をハイインピーダンス状態にす
るか否かを制御するためのハイインピーダンス（Ｈiz）
制御信号(6-1,6-2)がある。以下、メモリ１(2-1)につい
てリード時およびライト時の動作を具体的に説明する。
なお、メモリ２(2ー2)の動作も全く同様である。

【０００９】リード時は、プロセッサ(1)から送出され
たRAS,CAS,READ/WRITEの各制御信号(5-1)および共有ア
ドレス信号(3)がメモリ１(2ー1)に入力される。入力され
た共有アドレス信号(3)はアドレス入力バッファ(7)を通
ってアドレスラッチ（８−１，８−２）にラッチされ
る。アドレスラッチ（８−１，８−２）にラッチされた
アドレス信号に基づいてアドレスデコーダ(9)、カラム
スイッチ(10)によりメモリアレイ(11)の特定のアドレス
の内容が読み出され、センスアンプ(12)により増幅され
る。制御信号(5ー1)の内容によってメモリ制御回路(13)
がリードかライトかを判断する。今の場合リードである
から、入出力切替えスイッチ(14)によって出力制御され
る。センスアンプ(12)で増幅され、カラムスイッチ(10)
を通過した出力データは、データ出力バッファ(15)に入
力される。

【００１０】データ出力バッファ(15)はプロセッサ(1)
からのハイインピーダンス（Ｈiz）制御信号(6ー1)によ
って制御され、出力データをプロセッサ(1)へ送出した
り、出力データピンをハイインピーダンス状態にしたり
する。ハイインピーダンス状態の場合には、メモリの動
作としてはデータの出力中であっても出力データの送出
は行われない。

【００１１】他方、ライト時は、プロセッサ(1)から送
出されたRAS,CAS,READ/WRITEの各制御信号(5-1)および
共有アドレス信号(3)がメモリ１(2ー1)に入力される。入
力された共有アドレス信号(3)はアドレス入力バッファ
(7)を通ってアドレスラッチ(8-1,8-2)にラッチされる。
アドレスラッチ(8-1,8-2)にラッチされたアドレス信号
に基づいてアドレスデコーダ(9)、カラムスイッチ(10)
によりメモリアレイ(11)の特定のアドレスが選択され
る。書込みデータは、データ入力バッファ(16)を通って
データ入力ラッチ(17)にラッチされる。ラッチされた書
込みデータは選択された特定のアドレスに書き込まれ
る。本発明が従来の記憶システムと異なっている点は、
ハイインピーダンス制御信号(6-1,6-2)とデータ出力バ
ッファ(15)の構成およびその動作である。

【００１２】図２は、図１において本発明が特徴とする
データ出力バッファ(15)の具体的回路構成例を示す図で
ある。図２（ａ）に示したデータ出力バッファ(15A)
は、n-MOSトランジスタ(151A)，p-MOSトランジスタ(152
A)，ＮＡＮＤ回路(153A)，ＮＯＲ回路(154A)，ＮＯＴ回
路(155A)からなっている。外部から入力されるenable信
号(18A)が"H(ハイ)"状態の場合は、入力されるdata(19
A)が"１"の状態のときにはＮＡＮＤ回路(153A)の出力
が"０"になってp-MOSトランジスタ(152A)がON状態に、
またＮＯＲ回路(154A)の出力が"０"になってn-MOSトラ
ンジスタ(151A)がOFF状態になる。従ってこの場合は、
データ出力バッファ(15A)も出力(20A)は"１"になる。

【００１３】また、enable信号(18A)が"H(ハイ)"状態の
場合で、入力されるdata(19A)が"０"の状態のときには
ＮＡＮＤ回路(153A)の出力が"１"になってp-MOSトラン
ジスタ(152A)がOFF状態に、またＮＯＲ回路(154A)の出
力が"１"になってn-MOSトランジスタ(151A)がON状態に
なる。従ってこの場合は、データ出力バッファ(15A)の
出力(20A)は"０"になる。すなわち、外部から入力され
るenable信号(18A)が"H(ハイ)"状態の場合は入力される
data(19A)はそのまま出力される。逆に、外部から入力
されるenable信号(18A)が"L(ロウ)"状態の場合は、入力
されるdata(19A)の状態に係わらずn-MOSトランジスタ(1
51A)およびp-MOSトランジスタ(152A)はともにOFF状態に
なり出力(20A)はハイインピーダンスになる。

【００１４】データ出力バッファの別の構成例を示す。
図２（ｂ）に示したデータ出力バッファ(15B)は、n-MOS
トランジスタ(151B)，p-MOSトランジスタ(152B)，ＮＡ
ＮＤ回路(153B)，ＡＮＤ回路(154B)，ＮＯＴ回路(155B)
からなっている。外部から入力されるenable信号(18B)
が"H(ハイ)"状態の場合は、入力されるdata(19B)が"１"
の状態のときにはＮＡＮＤ回路(153B)の出力が"１"にな
ってp-MOSトランジスタ(152A)がOFF状態に、またＡＮＤ
回路(154B)の出力が"１"になってn-MOSトランジスタ(15
1B)がON状態になる。従ってこの場合は、データ出力バ
ッファ(15B)の出力(20A)は"０"になる。

【００１５】また、enable信号(18B)が"H(ハイ)"状態の
場合で、入力されるdata(19B)が"０"の状態のときには
ＮＡＮＤ回路(153B)の出力が"０"になってp-MOSトラン
ジスタ(152A)がON状態に、またＡＮＤ回路(154B)の出力
が"０"になってn-MOSトランジスタ(151B)がOFF状態にな
る。従ってこの場合は、データ出力バッファ(15A)の出
力(20B)は"０"になる。すなわち、外部から入力されるe
nable信号(18A)が"H(ハイ)"状態の場合は入力されるdat
a(19A)は反転して出力される。逆に、外部から入力され
るenable信号(18B)が"L(ロウ)"状態の場合は、入力され
るdata(19B)の状態に係わらずn-MOSトランジスタ(151B)
およびp-MOSトランジスタ(152B)はともにOFF状態になり
出力（20B)はハイインピーダンスになる。

【００１６】共有バスを介して図２で説明したデータ出
力バッファを有するメモリを複数個接続するとともに、
それぞれのメモリのデータ出力バッファへ加えられるen
able信号の位相を互いにずらしておくことによって、あ
る一つのメモリからデータが出力（このとき対応するデ
ータ出力バッファはロウインピーダンス状態）されてい
る時には、他のメモリの出力ピンをハイインピーダンス
状態にして出力を阻止することができ、共有バスとメモ
リとの間に格別複雑な制御回路を設けることなしに複数
のメモリを時分割処理させることが可能となる。図２に
おけるenable信号（18A,18B）は、図１におけるハイイ
ンピーダンス（Ｈiz）制御信号として作用している。次
に、本発明のメモリシステムの実施例を図面を用いて説
明する。

【００１７】＜実施例１＞図３は、本発明による半導体
記憶装置(2)を用いて２つのメモリで構成されたコンピ
ュータシステムを示している。各メモリ１(2-1)および
メモリ２(2-2)は共有データバス(4)を介してプロセッサ
（マイクロプロセッサＭＰＵ）(1)に接続されており、
２段階の時分割処理を行う。図３に示したものは、シス
テムクロック(21)を入力して互いに位相のずれた複数の
時分割処理制御信号（図２のenable信号に相当）を生成
する制御パルス生成器(22)をメモリ１(2-1)とメモリ２
(2-2)の外部に設けた実施例である。同図の制御パルス
生成器(22)は、システムクロック(21)を入力し、該シス
テムクロックと同相のクロックφ1/2と１８０度位相の
ずれたクロックφ2/2を生成し、それぞれメモリ１(2ー1)
とメモリ２(2-2)のenable信号(6-1,6-2)としている。こ
のenable信号(6-1,6-2)は、図１におけるハイインピー
ダンス（Ｈiz）制御信号(6-1,6-2)に相当している。

【００１８】本実施例では、上述した如き１８０度位相
の異なるenable信号を用いることによって、メモリ１(2
ー1)のデータ出力バッファ(15-1)がロウインピーダンス
状態でメモリ内部出力データ(19ー1)をプロセッサ(1)に
出力しているときには、メモリ２(2ー2)のデータ出力バ
ッファ(15ー2)はハイインピーダンス状態にあって出力を
阻止し、逆に、メモリ２(2ー2)のデータ出力バッファ(15
-2)がロウインピーダンス状態でメモリ内部出力データ
(19ー2)をプロセッサ(1)に出力しているときには、メモ
リ１(2ー1)のデータ出力バッファ(15ー1)はハイインピー
ダンス状態にあって出力を阻止するようにしている。こ
れにより、特別に複雑な制御回路を用いることなく、各
メモリから時分割的に出力を取り出すことが可能にな
り、実質的に高速なメモリシステムが得られる。なお、
アドレス信号やリード、ライトを示す制御信号は別途入
力されているが、図が煩雑になるのを避けるために図３
では省略している。また、プロセッサ(1)は外部メモリ
インタフェースを内蔵し、RASやCAS等のメモリ制御信号
を出力する機構を備え、メモリのレイテンシの違いをレ
ジスタの設定等で対応するものを用いている。

【００１９】図４は、図３に示したシステムにおけるリ
ード時のシステムクロック(21)、アドレスバス(3)、各
メモリ出力(23)、enable信号(6)、共有データバス(4)の
各信号の波形例を示したものである。図４において、メ
モリ１(2-1)のデータ出力が始まる時刻T1ではメモリ１
(2-1)の出力トライステートバッファ(15-1)のenable信
号(6-1)すなわちφ1/2がオン状態であり、メモリ１(2ー
1)の内部出力データ(19-1)がメモリ１(2ー1)の出力デー
タ(23-1)となり、共有データバス(4)に出力される。時
刻T1でのメモリ２(2-2)は出力トライステートバッファ
(15-2)のenable信号(6-2)すなわちφ2/2がオフ状態であ
り、メモリ２(2ー2)の内部出力データ(19-2）がデータを
出力中でも出力データ(23-2)はハイインピーダンス状態
となっている。

【００２０】次に、時刻T2になってシステムクロック(2
1)が半マシンサイクル進むと、メモリ１(2-1)の出力ト
ライステートバッファ(15-1)のenable信号(6-1)すなわ
ちφ1/2がオフ状態となり、メモリ１(2ー1)の内部出力デ
ータ(19-1)がデータを出力中でも出力データ(23-1)はハ
イインピーダンス状態となる。メモリ２(2ー2)の出力ト
ライステートバッファ(15-2)のenable信号(6-2)すなわ
ちφ2/2はオン状態となり、メモリ２(2ー2)の内部出力デ
ータ(19-2)がメモリ２(2ー2)の出力データ(23-2)とな
り、共有バス(4)に出力される。このように、enable信
号が"L(ロー)"状態（オフ状態）のメモリは出力がハイ
インピーダンス状態になり、enable信号が"H(ハイ)"状
態（オン状態）のメモリの出力データのみが共有データ
バス(4)に出力される。

【００２１】図５は、図３に示したシステムにおけるラ
イト時のシステムクロック(21)、アドレスバス(3)、デ
ータバス(4)、メモリ内部ラッチデータ(23)の各信号の
波形例を示したものである。図５において、時刻T1でメ
モリ１(2ー1)へのデータ(data1)が共有データバス(4)に
出力され、メモリ１(2ー1)の内部データラッチに保持さ
れる。時刻T2ではメモリ２(2ー2)へのデータ(data2)が共
有データバス(4)に出力され、メモリ２(2ー2)の内部デー
タラッチに保持される。それまでに各メモリへのアドレ
ス信号(Addr.)は各メモリの内部アドレスラッチに保持
されており、このアドレス信号(Addr.)によって特定さ
れるアドレスに、内部データラッチに保持された前記デ
ータが書き込まれる。

【００２２】＜実施例２＞図６は、本発明によるメモリ
を２つ用いて２段階のメモリ時分割処理を行うコンピュ
ータシステム構成例である。この構成例では、各メモリ
内部に制御パルス生成器(22)を設け、各メモリに入力さ
れる同一のシステムクロック(21)を該制御パルス生成器
(22-1,22-2)に供給して複数の制御パルスφ1/2，φ2/2
を生成する。アドレス信号やリード、ライトを示す制御
信号は別途入力されるが、図面が煩雑になるのを避ける
ために省略している。各メモリは内部に制御パルス生成
器(22-1,22-2)と、該制御パルス生成器(22-1,22-2)で生
成させる制御パルスφ1/2，φ2/2の内、各々のメモリで
使用する制御パルスを予め記憶しておくレジスタ(24-1,
24-2)と、セレクタ(25-1,25-2)を内蔵しており、レジス
タ(24-1,24-2)の内容によってセレクタ(25-1,25-2)を制
御し、制御パルスφ1/2，φ2/2の内のどちらか一方を選
択し、これを出力トライステートバッファ(15-1,15-2)
のenable信号(6-1,6-2)として使用する。つまり、メモ
リ１(2ー1)では、制御パルス生成器(22-1)がφ1/2および
φ2/2の制御パルスを生成し、レジスタ(24-1)がセレク
タ(25-1)で一方の制御パルス、例えばφ1/2を選択する
ことを予め記憶させておき、メモリ２(2ー2)では、制御
パルス生成器(22-2)がφ1/2およびφ2/2の制御パルスを
生成し、レジスタ(24-2)がセレクタ(25-2)で他方の制御
パルス、例えばφ2/2を選択することを予め記憶させて
おく。

【００２３】図６のコンピュータシステムのリード時と
ライト時の動作波形図は前述の図４および図５と同様で
ある。但し、enable信号(6-1,6ー2)すなわち制御パルス
(φ1/2,φ2/2)はメモリ内で生成される。以下、図４を
用いて図６のリード動作を説明する。図４のメモリ１(2
-1)のデータ出力が始まる時刻T1では、メモリ１(2-1)の
出力トライステートバッファ(15-1)の制御パルスφ1/2
すなわちenable信号(6-1)がオン状態であり、メモリ１
(2ー1)の内部出力データ(19-1)が出力データ(23-1)とな
り、共有データバス(4)に出力される。この時刻T1で
は、メモリ２(2-2)の出力トライステートバッファ(15-
2)の制御パルスφ2/2すなわちenable信号(6-2)はオフ状
態であり、メモリ２の内部出力データ(19-2)がデータ出
力中でも出力データ(23-2)はハイインピーダンス状態と
なっていて共有データバス(4)には出力されない。

【００２４】次に、時刻T2になってシステムクロック(2
1)が半マシンサイクル進むと、メモリ１(2-1)の出力ト
ライステートバッファ(15-1)の制御パルスφ1/2すなわ
ちenable信号(6-1)がオフ状態となり、メモリ１(2ー1)の
内部出力データ(19-1)がデータを出力中でも出力データ
(23-1)はハイインピーダンス状態となって共有データバ
ス(4)に出力されない。この時刻T2では、メモリ２(2ー2)
の出力トライステートバッファ(15-2)の制御パルスφ2/
2すなわちenable信号(6-2)はオン状態となり、メモリ２
(2ー2)の内部出力データ(19-2)が出力データ(23-2)とな
り、共有バス(4)に出力される。このように、enable信
号が"L(ロー)"状態（オフ状態）のメモリは出力がハイ
インピーダンス状態になり、enable信号が"H(ハイ)"状
態（オン状態）のメモリの出力データのみが共有データ
バス(4)に出力される。

【００２５】＜実施例３＞図７は、本発明によるメモリ
を４つ用いて４段階のメモリ時分割処理を行うコンピュ
ータシステム構成例である。本構成例を採用すると、各
々のメモリの通常のアクセス時間の４倍の早さでデータ
の書き込みと読み出しができる。この構成例では各メモ
リに入力される制御信号として同一のシステムクロック
(21)が各メモリ内部の制御パルス生成器(22)に供給され
る。なお、アドレス信号やリード、ライトを示す制御信
号は別途入力されるが、図面が煩雑なるのを避けるため
に省略している。

【００２６】各メモリ内部の制御パルス生成器(22-1〜2
2-4)ではシステムクロック(21)からφ1/4〜φ4/4の制御
パルスを生成する。各メモリは内部の制御パルス生成器
(22-1〜22ー4)で生成される制御パルスφ1/4〜φ4/4の
内、各々のメモリで使用する制御パルスを予め記憶して
おくレジスタ（24-1〜24ー4)とセレクタ(25-1〜25ー4)を
内蔵しており、レジスタ（24-1〜24ー4)の内容によって
セレクタ(25-1〜25ー4)を制御し、１つの制御パルスを選
択し、これを各メモリの出力トライステートバッファ(1
5-1〜15ー4)のenable信号(6-1〜6-4)として使用する。今
の場合、メモリ１(2-1)のレジスタ（24-1)ではセレクタ
(25-1)でφ1/4を選択することを予め記憶しており、メ
モリ２(2-2)のレジスタ（24-2)ではセレクタ(25-2)でφ
2/4を選択することを予め記憶している。同様にメモリ
３(2-3)ではセレクタ(25-3)でφ3/4を選択することを予
め記憶しており、メモリ４(2-4)のレジスタ（24-4)では
セレクタ(25-4)でφ4/4を選択することを予め記憶して
いる。

【００２７】図８は、図７におけるシステムクロック(2
1)、各メモリ出力、enable信号（φ1/4〜φ4/4）、共有
データバスの信号の波形図を示したものである。図８に
示すように、メモリ１(2-1)のデータ出力が始まる時刻T
1ではメモリ１(2-1)の出力トライステートバッファ(15-
1)のenable信号(6-1)がオン状態であり、メモリ１(2ー1)
の内部出力データ(19-1)が出力データ(23-1)となり、共
有データバス(4)に出力される。時刻T1でのメモリ２(2-
2)，メモリ３(2-3)，メモリ４(2-4)は各出力トライステ
ートバッファ(15-2,15-3,15-4)のenable信号(6-2,6-3,6
-4)がオフ状態であるため、メモリ２(2-2)，メモリ３(2
ー3)，メモリ４(2-4)の内部出力データ(19-2,19-3,19-4)
がデータを出力中でも出力データ(23-2,23-3,23-4)はハ
イインピーダンス状態となっている。

【００２８】次に、時刻T2になってシステムクロック(2
1)が半マシンサイクル進むと、メモリ１(2-1)の出力ト
ライステートバッファ(15-1)のenable信号(6-1)がオフ
状態となり、メモリ１(2ー1)の内部出力データ(19-1)が
データを出力中でも出力データ(23-1)はハイインピーダ
ンス状態となる。そしてメモリ２(2ー2)の出力トライス
テートバッファ(15-2)のenable信号(6-2)がオン状態と
なり、メモリ２(2ー2)の内部出力データ(19-2)が出力デ
ータ(23-2)となり、共有データバス(4)に出力される。
メモリ３(2ー3)，メモリ４(2ー4)のenable信号(6-3,6-4)
はオフ状態であるので、各内部出力データ(19-3,19-4)
がデータ出力中でも出力データ(23-3,23-4)はハイイン
ピーダンス状態となっている。

【００２９】次に、時刻がT3となるとメモリ１(2ー1)，
メモリ２(2ー2)，メモリ４(2ー4)の出力データはハイイン
ピーダンス状態となり、メモリ３(2ー3)の出力データの
みが共有データバス(4)に出力される。同様に、時刻がT
4となるとメモリ１(2ー1)，メモリ２(2ー2)，メモリ３(2ー
3)の出力データはハイインピーダンス状態となり、メモ
リ４(2ー4)の出力データのみが共有データバス(4)に出力
される。このように、enable信号が"L(ロー)"状態（オ
フ状態）のメモリは出力がハイインピーダンス状態にな
り、enable信号が"H(ハイ)"状態（オン状態）のメモリ
の出力データのみが共有データバス(4)に出力される。
なお、図６および図７において、制御パルス生成部(22-
1〜22-4)，セレクタ(25-1〜25-4)，レジスタ(24-1〜24-
4)，データ出力バッファ(15-1〜15ー4)はメモリチップ内
に設けることによってコンパクトな、また、より高速な
メモリシステムが実現できる。

【００３０】図９（ａ）は２メモリ構成で用いる制御パ
ルス生成器（図６の22-1，22-2参照）の構成例、図９
（ｂ）は４メモリ構成で用いる制御パルス生成器（図７
の22-1〜22ー4参照）の構成例である。図９（ａ）におい
て、比較器(27-1A)により２進カウンタ(26)の出力と
「０」とを比較し、その比較結果と入力クロック(21-1)
とを論理積回路(30-1A)に入力し、論理積回路(30-1A)か
らの論理積出力を出力パルス(29-1A)として出力する。
比較器(27-1B)では２進カウンタ(26)の出力と「１」と
を比較し、入力クロック(21-1)の反転信号とを論理積回
路(30ー1B)に入力し、論理積回路(30ー1B)からの論理積出
力を出力パルス(29-1B)として出力する。出力パルス(29
-1A)および(29-1B)がenable信号（φ1/2〜φ2/2）にな
る。

【００３１】同様にして図９（ｂ）では、比較器(27-2
A)により４進カウンタ(28)の出力と「０」とを比較し、
その比較結果と入力クロック(21-2)とを論理積回路(30-
2A)に入力し、論理積回路(30-2A)からの論理積出力を出
力パルス(29-2A)として出力する。比較器(27-2C)では、
４進カウンタ(28)の出力と「２」とを比較し、入力クロ
ック(21-1)とを論理積回路(30ー2C)に入力し、論理積回
路(30ー2C)からの論理積出力を出力パルス(29-2C)として
出力する。比較器(27-2D)では、４進カウンタ(28)の出
力と「３」とを比較し、入力クロック(21-1)の反転信号
とを論理積回路(30ー2D)に入力し、論理積回路(30ー2D)か
らの論理積出力を出力パルス(29-2D)として出力する。
出力パルス(29-2A)〜(29-2D)がenable信号（φ1/4〜φ4
/4）になる。

【００３２】

【発明の効果】本発明によれば、複数のメモリを用いて
通常のメモリアクセス速度よりも高速でデータの読み出
しを行う場合に、共有データバスと各メモリとの間に特
別複雑な制御回路を用いることなく、制御信号（システ
ムクロック信号）を直接メモリに入力するだけで時分割
処理を行うメモリシステムの構築が可能となる。

【図面の簡単な説明】

【図１】本発明に係わる複数のメモリを使用してコンピ
ュータシステムを構成した図である。

【図２】本発明のメモリのデータ出力バッファに用いる
トライステートバッファの具体的回路構成を示す図であ
る。

【図３】本発明に係わるメモリを使用した２メモリ構成
の実施例を示す図である。

【図４】図３の２メモリ構成の実施例のリード時の各信
号の波形図である。

【図５】図３の２メモリ構成の実施例のライト時の各信
号の波形図である。

【図６】制御パルス発生器を内蔵した本発明に係わる２
つのメモリを用いた２メモリ構成の実施例を示す図であ
る。

【図７】制御パルス発生器を内蔵した本発明に係わる４
つのメモリを用いた４メモリ構成の実施例を示す図であ
る。

【図８】図７の４メモリ構成の実施例のリード時の各信
号の波形図である。

【図９】本発明によるメモリを用いたシステムで使用す
るパルス生成器の構成例である。

【符号の説明】 １：プロセッサ（マイクロプロセッサＭＰＵ）、２−１
〜２−４：メモリ、３：共有アドレスバス、４：共有デ
ータバス、５：制御信号、６−１〜６ー４：ハイインピ
ーダンス（Ｈiz）制御信号（enable信号）、７：アドレ
ス入力バッファ、８−１，８−２：アドレスラッチ、
９：アドレスデコーダ、１０：カラムスイッチ、１１：
メモリアレイ、１２：センスアンプ、１３：メモリ制御
回路、１４：入出力切替えスイッチ、１５：データ出力
バッファ、１６：データ入力バッファ、１７：データ入
力ラッチ、１８Ａ，１８Ｂ：enable信号、１９Ａ，１９
Ｂ：内部出力データ、２０Ａ、２０Ｂ：外部出力デー
タ、２１：システムクロック、２２，２２−１〜２２−
４：制御パルス生成器、２３−１〜２３−４：出力デー
タ、２４−１〜２４−４：レジスタ、２５−１〜２５−
４：セレクタ、２６：２進カウンタ、２７−１Ａ，２７
−１Ｂ，２７−２Ａ〜２７−２Ｄ：比較器、２８：４進
カウンタ、２９−１Ａ〜２９−１Ｂ，２９−２Ａ〜２９
−２Ｄ：出力パルス

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アドレス信号を入力し、該アドレス信号
   に対応する位置の記憶データを外部に出力する半導体メ
   モリにおいて、制御信号により出力データを通過させる
   ロウインピーダンス状態と出力データを通過させないハ
   イインピーダンス状態を切り換えるようにしたデータ出
   力バッファを設けたことを特徴とする半導体メモリ。
2. 【請求項２】 前記データ出力バッファはトライステー
   トバッファであることを特徴とする請求項１記載の半導
   体メモリ。
3. 【請求項３】 前記制御信号は半導体メモリに入力され
   るクロック信号に基づいて半導体メモリ内部で生成され
   る信号であることを特徴とする請求項１または２記載の
   半導体メモリ。
4. 【請求項４】 前記制御信号は半導体メモリに入力され
   るクロック信号から生成される複数の信号の中から、該
   半導体メモリの内部レジスタの内容に基づいて選択され
   る信号であることを特徴とする請求項１〜３のいずれか
   １項に記載の半導体メモリ。
5. 【請求項５】 クロック信号を入力する端子と、入力さ
   れたクロック信号から位相の異なる複数のパルス列を生
   成するパルス生成回路と、該パルス生成回路で生成され
   た位相の異なる複数のパルス列から一つのパルス列を選
   択するセレクタと、該記セレクタで選択すべきパルス列
   を指定する情報を保持するレジスタを設けたことを特徴
   とする請求項１〜４のいずれか１項に記載の半導体メモ
   リ。
6. 【請求項６】 前記クロック信号を入力する端子と、前
   記パルス生成回路と、前記セレクタと、前記レジスタと
   をメモリチップ内に設けたことを特徴とする請求項５記
   載の半導体メモリ。
7. 【請求項７】 請求項１〜６のいずれか１項に記載の半
   導体メモリ複数個を共有バスを介してマイクロプロセッ
   サと接続して構成したメモリシステムであって、半導体
   メモリごとに位相の異なるパルス列を用いることによっ
   て前記複数の半導体メモリを時分割動作させるようにし
   たことを特徴とするメモリシステム。