JPH1070134A - ダブルヘテロ構造バイポーラトランジスタデバイスの製造方法 - Google Patents
ダブルヘテロ構造バイポーラトランジスタデバイスの製造方法Info
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- JPH1070134A JPH1070134A JP9191658A JP19165897A JPH1070134A JP H1070134 A JPH1070134 A JP H1070134A JP 9191658 A JP9191658 A JP 9191658A JP 19165897 A JP19165897 A JP 19165897A JP H1070134 A JPH1070134 A JP H1070134A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/97—Specified etch stop material
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 側面方向のベース抵抗を低減することにより
ＤＨＢＴデバイスの速度特性を改善するデバイスの製造
方法を提供する。 【解決手段】 ＤＨＢＴデバイスの全ベース抵抗は、薄
い内側ベース層とその上の厚い外側ベース層からなる多
層構造体を成長させることにより低減できる。この外側
ベース層の特定部分はエッチングにより除去されデバイ
スの内側領域が形成される。この内側領域のベース層の
厚さを増加させ、外側ベースと自己整合するエミッタ−
接点層とが増加してベース層の上に成長する。このエミ
ッタ層は、選択的にエッチングされて、エミッタ−接点
層に対しアンダーカット状態となる。これにより互いに
絶縁された自己整合エミッタ層とベース金属接点の基礎
が形成される。このように製造された高速デバイスの内
側領域のベース−エミッタ接合部の成長時間が最少にな
り、接合部の品質とデバイスの動作特性が改善される。
ＤＨＢＴデバイスの速度特性を改善するデバイスの製造
方法を提供する。 【解決手段】 ＤＨＢＴデバイスの全ベース抵抗は、薄
い内側ベース層とその上の厚い外側ベース層からなる多
層構造体を成長させることにより低減できる。この外側
ベース層の特定部分はエッチングにより除去されデバイ
スの内側領域が形成される。この内側領域のベース層の
厚さを増加させ、外側ベースと自己整合するエミッタ−
接点層とが増加してベース層の上に成長する。このエミ
ッタ層は、選択的にエッチングされて、エミッタ−接点
層に対しアンダーカット状態となる。これにより互いに
絶縁された自己整合エミッタ層とベース金属接点の基礎
が形成される。このように製造された高速デバイスの内
側領域のベース−エミッタ接合部の成長時間が最少にな
り、接合部の品質とデバイスの動作特性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体集積
回路（ＩＣ）デバイスに関し、特に高速ダブルヘテロ構
造のバイポーラトランジスタ（ＤＨＢＴ）デバイスをＩ
Ｃ形態で製造する方法に関する。
回路（ＩＣ）デバイスに関し、特に高速ダブルヘテロ構
造のバイポーラトランジスタ（ＤＨＢＴ）デバイスをＩ
Ｃ形態で製造する方法に関する。
【０００２】
【従来の技術】ＤＨＢＴデバイスは公知であり、重要な
実際的な様々な応用例に用いられることが提案されてい
る。例えば、ＤＨＢＴデバイスは、高速光通信と処理シ
ステムの有力な候補と考えられている。このようなシス
テムにおいては、ＤＨＢＴデバイスは光学および／また
は光学電子デバイスと集積するのに適している。
実際的な様々な応用例に用いられることが提案されてい
る。例えば、ＤＨＢＴデバイスは、高速光通信と処理シ
ステムの有力な候補と考えられている。このようなシス
テムにおいては、ＤＨＢＴデバイスは光学および／また
は光学電子デバイスと集積するのに適している。
【０００３】このＤＨＢＴデバイスの高速動作は、ベー
ス抵抗により制限されてしまう。さらにこのベース抵抗
の大部分は、デバイスのいわゆる外側ベース領域から発
生していることも知られている。
ス抵抗により制限されてしまう。さらにこのベース抵抗
の大部分は、デバイスのいわゆる外側ベース領域から発
生していることも知られている。
【０００４】ＤＨＢＴデバイスの内側領域よりも外側領
域のベース層を厚くすることにより、ＤＨＢＴデバイス
のベース抵抗を低減する試みが成されている。この試み
は、デバイスの内側領域内のベース−エミッタの接合部
の形成後、外側ベース領域のエピタキシャル再成長を利
用している。
域のベース層を厚くすることにより、ＤＨＢＴデバイス
のベース抵抗を低減する試みが成されている。この試み
は、デバイスの内側領域内のベース−エミッタの接合部
の形成後、外側ベース領域のエピタキシャル再成長を利
用している。
【０００５】高品質の接合部を得るためにこの試みは、
ベースドーパント拡散をエミッタ層にオフセットする厚
いアンドープの層（これに関しては、例えば、"MOCVD-G
rownAlGaAs/GaAs HBTs with Epitaxially Embedded p+
Layers in Extrinsic Base"by K. Taira et al, Electr
onics Letters, vol. 23, No. 19, pages 989-990,Sept
ember 10, 1987 を参照のこと）を必要とするか、ある
いは低温再成長（これに関しては、例えば、"High-fmax
AlGaAs/InGaAs and AlGaAs/GaAs HBTs Fabricated wit
h MOMBE Selective Growth in Extrinsic Base Region
s" by H. Shimawaki et al, IEEE Transactions on Ele
ctron Devices, vol. 40, No. 11, page 2124, Novembe
r 1993 を参照のこと）を必要とするかのいずれかであ
る。
ベースドーパント拡散をエミッタ層にオフセットする厚
いアンドープの層（これに関しては、例えば、"MOCVD-G
rownAlGaAs/GaAs HBTs with Epitaxially Embedded p+
Layers in Extrinsic Base"by K. Taira et al, Electr
onics Letters, vol. 23, No. 19, pages 989-990,Sept
ember 10, 1987 を参照のこと）を必要とするか、ある
いは低温再成長（これに関しては、例えば、"High-fmax
AlGaAs/InGaAs and AlGaAs/GaAs HBTs Fabricated wit
h MOMBE Selective Growth in Extrinsic Base Region
s" by H. Shimawaki et al, IEEE Transactions on Ele
ctron Devices, vol. 40, No. 11, page 2124, Novembe
r 1993 を参照のこと）を必要とするかのいずれかであ
る。
【０００６】このような特別な手法なしでは、ベース−
エミッタ接合部の位置と再成長プロセスの間、ドーパン
ト拡散に起因するその動きは、デバイスの電流ゲインに
対し、非常に大きな悪影響を及ぼす。
エミッタ接合部の位置と再成長プロセスの間、ドーパン
ト拡散に起因するその動きは、デバイスの電流ゲインに
対し、非常に大きな悪影響を及ぼす。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、側面方向のベース抵抗を低減することによりＤＨ
ＢＴデバイスの速度特性を改善するデバイスの製造方法
を提供することである。特に本発明の目的は、比較的簡
単な手法で且つデバイスの他の性能に悪影響を及ぼすこ
となく外側ベース領域のベース抵抗を低減させるデバイ
スの製造方法を提供することである。したがって、これ
により高性能のＤＨＢＴデバイスの動作性能（電流ゲイ
ンカットオフ周波数と最大発振周波数）を改善し、さら
にまた様々な高速のアプリケーションにおいて、その構
成要素としてこのようなデバイスを使用する可能が増大
することになる。
的は、側面方向のベース抵抗を低減することによりＤＨ
ＢＴデバイスの速度特性を改善するデバイスの製造方法
を提供することである。特に本発明の目的は、比較的簡
単な手法で且つデバイスの他の性能に悪影響を及ぼすこ
となく外側ベース領域のベース抵抗を低減させるデバイ
スの製造方法を提供することである。したがって、これ
により高性能のＤＨＢＴデバイスの動作性能（電流ゲイ
ンカットオフ周波数と最大発振周波数）を改善し、さら
にまた様々な高速のアプリケーションにおいて、その構
成要素としてこのようなデバイスを使用する可能が増大
することになる。
【０００８】
【課題を解決するための手段】本発明によれば、ＤＨＢ
Ｔデバイスの全ベース抵抗は、薄い内側ベース層とその
上の厚い外側ベース層からなる多層構造体を成長させる
ことにより低減できる。その後、この外側ベース層の特
定部分はエッチングにより除去されて、デバイスの内側
領域が形成される。次にこの内側領域のベース層の厚さ
を増加させ、その後外側ベースと自己整合するエミッタ
−接点層とが増加したベース層の上に成長する。
Ｔデバイスの全ベース抵抗は、薄い内側ベース層とその
上の厚い外側ベース層からなる多層構造体を成長させる
ことにより低減できる。その後、この外側ベース層の特
定部分はエッチングにより除去されて、デバイスの内側
領域が形成される。次にこの内側領域のベース層の厚さ
を増加させ、その後外側ベースと自己整合するエミッタ
−接点層とが増加したベース層の上に成長する。
【０００９】その後このエミッタ層は、選択的にエッチ
ングされて、エミッタ−接点層に対しアンダーカット状
態となる。これにより互いに絶縁された自己整合エミッ
タ層とベース金属接点の基礎が形成される。本方法の重
要なことは、このような方法により製造された高速デバ
イスの内側領域のベース−エミッタ接合部の成長時間が
最少になり、その結果接合部の品質とデバイスの動作特
性が改善される。
ングされて、エミッタ−接点層に対しアンダーカット状
態となる。これにより互いに絶縁された自己整合エミッ
タ層とベース金属接点の基礎が形成される。本方法の重
要なことは、このような方法により製造された高速デバ
イスの内側領域のベース−エミッタ接合部の成長時間が
最少になり、その結果接合部の品質とデバイスの動作特
性が改善される。
【００１０】
【発明の実施の形態】本発明を具体化するＤＨＢＴデバ
イスの製造は、図１に示すように基板１０の平面状上部
表面上に層１１〜１５を連続的に堆積することにより形
成される。例として、この基板１０は従来の半導体ウェ
ハを含む。一実施例によれば、基板１０は、半絶縁性単
結晶ＩｎＰのウェハを含む。例えば、基板１０の厚さ即
ちＹ方向の長さは約５００μｍで、その直径は５ｃｍで
ある。さらにまた、基板１０は、その（１００）結晶軸
が図１のＹ軸に平行となるように成長したものである。
イスの製造は、図１に示すように基板１０の平面状上部
表面上に層１１〜１５を連続的に堆積することにより形
成される。例として、この基板１０は従来の半導体ウェ
ハを含む。一実施例によれば、基板１０は、半絶縁性単
結晶ＩｎＰのウェハを含む。例えば、基板１０の厚さ即
ちＹ方向の長さは約５００μｍで、その直径は５ｃｍで
ある。さらにまた、基板１０は、その（１００）結晶軸
が図１のＹ軸に平行となるように成長したものである。
【００１１】実際問題としては図１の基板１０上に複数
の同一のＤＨＢＴデバイスをＩＣバッチ製造シーケンス
でもって形成するのがよい。このようなシーケンスは、
本発明により実行され、図２〜７により表される。これ
ら図２〜７の図面は、説明を簡単にするために、デバイ
スの特定の状態のみを示している。
の同一のＤＨＢＴデバイスをＩＣバッチ製造シーケンス
でもって形成するのがよい。このようなシーケンスは、
本発明により実行され、図２〜７により表される。これ
ら図２〜７の図面は、説明を簡単にするために、デバイ
スの特定の状態のみを示している。
【００１２】図１の層１１〜１５は、例えば、基板１０
の上部表面上に連続的に形成された化合物半導体層であ
る。この層１１〜１５は、従来のＭＯＶＰＥ堆積シーケ
ンスにより連続的に成長された。
の上部表面上に連続的に形成された化合物半導体層であ
る。この層１１〜１５は、従来のＭＯＶＰＥ堆積シーケ
ンスにより連続的に成長された。
【００１３】図１に示された多層構造体の層１１は、製
造されるべきＤＨＢＴデバイスのいわゆるサブコレクタ
即ちコレクタ接点層として機能する。具体例として層１
１は、Ｙ方向の厚さが６００ｎｍのｐ+ 型ＩｎＧａＡｓ
である。
造されるべきＤＨＢＴデバイスのいわゆるサブコレクタ
即ちコレクタ接点層として機能する。具体例として層１
１は、Ｙ方向の厚さが６００ｎｍのｐ+ 型ＩｎＧａＡｓ
である。
【００１４】あるいは図１のサブコレクタ１１は二層構
造体でもよい、これに関しては、米国特許出願０８／６
５７，２５５号、（出願日１９９６年６月３日、発明者
S.Chandrasekhar, A. G. Dentai, Y. Miyamoto (Case
5-15-1)）を参照のこと。このような二層のサブコレク
タ構成を前掲の同一技術に係る他の技術と共に用いるこ
とによりＤＨＢＴデバイスのベース−コレクタキャパシ
タンスは、その値を極めて低い値に抑えることができ、
これによりデバイスの高速性能がさらに加速される。
造体でもよい、これに関しては、米国特許出願０８／６
５７，２５５号、（出願日１９９６年６月３日、発明者
S.Chandrasekhar, A. G. Dentai, Y. Miyamoto (Case
5-15-1)）を参照のこと。このような二層のサブコレク
タ構成を前掲の同一技術に係る他の技術と共に用いるこ
とによりＤＨＢＴデバイスのベース−コレクタキャパシ
タンスは、その値を極めて低い値に抑えることができ、
これによりデバイスの高速性能がさらに加速される。
【００１５】さらにまた図１の層１２は、多層構造体で
もよい。この場合、層１２は、上記のデバイスのコレク
タとして機能し、ｎ-−ＩｎＰ の下層とｎ-−ＩｎＧａ
Ａｓの上層との間に挟まれたｎ-−ＩｎＧａＡｓＰ の４
元層を含むこともできる。このような従来の合成コレク
タは、破壊電圧特性が優れている。
もよい。この場合、層１２は、上記のデバイスのコレク
タとして機能し、ｎ-−ＩｎＰ の下層とｎ-−ＩｎＧａ
Ａｓの上層との間に挟まれたｎ-−ＩｎＧａＡｓＰ の４
元層を含むこともできる。このような従来の合成コレク
タは、破壊電圧特性が優れている。
【００１６】図１の層１２が、三層の合成コレクタ構造
体を含むような場合には、この領域の前記のＩｎＧａＡ
ｓＰ層は２０ｎｍ厚さで、ＩｎＰ製の下側コレクタ層は
約２００ｎｍ厚で、ＩｎＧａＡｓの上側コレクタ層は約
２０ｎｍ厚さである。さらにまたこの合成コレクタ領域
の４元層は、例えばエネルギバンドギャップが０．９９
エレクトロンボルトで、周波数特性が１．２５μｍであ
る。
体を含むような場合には、この領域の前記のＩｎＧａＡ
ｓＰ層は２０ｎｍ厚さで、ＩｎＰ製の下側コレクタ層は
約２００ｎｍ厚で、ＩｎＧａＡｓの上側コレクタ層は約
２０ｎｍ厚さである。さらにまたこの合成コレクタ領域
の４元層は、例えばエネルギバンドギャップが０．９９
エレクトロンボルトで、周波数特性が１．２５μｍであ
る。
【００１７】次に図１に示されるように、本発明によれ
ば薄い（３０ｎｍ厚）ｐ+−ＩｎＧａＡｓ製のエピタキ
シャル層１３を成長させる。完成品のＤＨＢＴデバイス
においては、層１３は最終内側ベース領域の全厚さの２
／３を占める。層１３と他のｐ+−ＩｎＧａＡｓ 層の全
ては、例えば亜鉛を約３×１０19ｃｍ-3のレベルまでド
ーピングしている。ＤＨＢＴデバイスの内側ベースのド
ーピングと最終厚さは、高速動作特性を達成するよう最
適化する。
ば薄い（３０ｎｍ厚）ｐ+−ＩｎＧａＡｓ製のエピタキ
シャル層１３を成長させる。完成品のＤＨＢＴデバイス
においては、層１３は最終内側ベース領域の全厚さの２
／３を占める。層１３と他のｐ+−ＩｎＧａＡｓ 層の全
ては、例えば亜鉛を約３×１０19ｃｍ-3のレベルまでド
ーピングしている。ＤＨＢＴデバイスの内側ベースのド
ーピングと最終厚さは、高速動作特性を達成するよう最
適化する。
【００１８】その後ｐ+−ＩｎＰ で約５ｎｍ厚のいわゆ
るエッチストップ層１４（図１）がエピタキシャル成長
される。次にｐ+−ＩｎＧａＡｓ 製の厚い（約１２０ｎ
ｍ厚）の層１５が成長される。完成品としてのデバイス
においては、この層１４は、デバイスの内側領域には表
れず、この内側領域に隣接する外側ベース領域の厚さの
大部分を構成する。層１５の厚さとドーピングを適宜選
択して、外側ベース領域の側面方向の抵抗は、内側ベー
ス領域の一部分（例わずか１／３）となるようにする。
るエッチストップ層１４（図１）がエピタキシャル成長
される。次にｐ+−ＩｎＧａＡｓ 製の厚い（約１２０ｎ
ｍ厚）の層１５が成長される。完成品としてのデバイス
においては、この層１４は、デバイスの内側領域には表
れず、この内側領域に隣接する外側ベース領域の厚さの
大部分を構成する。層１５の厚さとドーピングを適宜選
択して、外側ベース領域の側面方向の抵抗は、内側ベー
ス領域の一部分（例わずか１／３）となるようにする。
【００１９】本発明によれば、その後図１の多層構造体
を選択的にエッチングし、ウィンドウを形成し、これに
より製造中のＤＨＢＴデバイスの内側領域部分を規定す
る。これは例えば、図１の構造体の全上部表面上にＳｉ
Ｏ2 の層を約３００ｎｍ厚に形成することにより行われ
る。標準的な方法では、その後このＳｉＯ2 層は、光リ
ソグラフィ技術によりパターン化され、その中にウィン
ドウを形成し、その後このパターン化されたＳｉＯ2 層
をマスクとして用いて、図１のその下の層１５，１４を
等方性のウェットエッチングステップによりパターン化
する。
を選択的にエッチングし、ウィンドウを形成し、これに
より製造中のＤＨＢＴデバイスの内側領域部分を規定す
る。これは例えば、図１の構造体の全上部表面上にＳｉ
Ｏ2 の層を約３００ｎｍ厚に形成することにより行われ
る。標準的な方法では、その後このＳｉＯ2 層は、光リ
ソグラフィ技術によりパターン化され、その中にウィン
ドウを形成し、その後このパターン化されたＳｉＯ2 層
をマスクとして用いて、図１のその下の層１５，１４を
等方性のウェットエッチングステップによりパターン化
する。
【００２０】具体的に説明すると、図２に示すように前
記のＳｉＯ2 マスクのパターンは、１６と１７の部分を
含む。このＳｉＯ2 マスクは、例えば従来の光リソグラ
フ技術で規定し、このＳｉＯ2 層をバッファ化されたフ
ッ化水素酸中にウェットエッチングすることにより形成
される。エッチングされた後、図１のＩｎＧａＡｓ層１
５は、残りの部分である外側ベース領域１８，１９（図
２）を含む。
記のＳｉＯ2 マスクのパターンは、１６と１７の部分を
含む。このＳｉＯ2 マスクは、例えば従来の光リソグラ
フ技術で規定し、このＳｉＯ2 層をバッファ化されたフ
ッ化水素酸中にウェットエッチングすることにより形成
される。エッチングされた後、図１のＩｎＧａＡｓ層１
５は、残りの部分である外側ベース領域１８，１９（図
２）を含む。
【００２１】外側ベース領域１８，１９を含むパターン
化層を形成するために層１５のエッチングは、く塩酸
（水１００ｇ中に３０ｇの無水く塩酸結晶を溶解した）
１体積に対し、過酸化水素１体積を含む溶液を用いるこ
とにより行われた。その下のエッチストップ層１４（図
１）は、このようなエッチング溶液に接触することはな
い。
化層を形成するために層１５のエッチングは、く塩酸
（水１００ｇ中に３０ｇの無水く塩酸結晶を溶解した）
１体積に対し、過酸化水素１体積を含む溶液を用いるこ
とにより行われた。その下のエッチストップ層１４（図
１）は、このようなエッチング溶液に接触することはな
い。
【００２２】次に、このパターン化された部分１６〜１
９（図２）をマスクとして用いて図１のＩｎＰ層１４を
選択的にエッチングする。これは例えば塩化水素酸を１
体積に対し、燐酸を１体積含む溶液中で行われる。構造
体上に残るエッチストップ層１４の一部を図２に示す。
これらの部分は外側ベース層２０と２１で示されてい
る。この構造対中のＩｎＧａＡｓ層は、この第２のウェ
ットエッチングステップの間には、接触されない。
９（図２）をマスクとして用いて図１のＩｎＰ層１４を
選択的にエッチングする。これは例えば塩化水素酸を１
体積に対し、燐酸を１体積含む溶液中で行われる。構造
体上に残るエッチストップ層１４の一部を図２に示す。
これらの部分は外側ベース層２０と２１で示されてい
る。この構造対中のＩｎＧａＡｓ層は、この第２のウェ
ットエッチングステップの間には、接触されない。
【００２３】製造プロセスのこの時点で図２に示す構造
体は、部分１８と２０とを有し、これらは、ＤＨＢＴデ
バイスの内側領域の右側上の外側ベース領域の一部を形
成する。さらにまたこの構造体は部分１９，２１を有
し、これはこのデバイスの内側領域の左側部分の外側ベ
ース領域の一部を形成する。同時にこの外側ベース領域
はそれぞれ層１３の右側部分と左側部分とを含む。層１
３の中央部分は、最終デバイス構造体の内側ベース領域
の主要部を構成する。
体は、部分１８と２０とを有し、これらは、ＤＨＢＴデ
バイスの内側領域の右側上の外側ベース領域の一部を形
成する。さらにまたこの構造体は部分１９，２１を有
し、これはこのデバイスの内側領域の左側部分の外側ベ
ース領域の一部を形成する。同時にこの外側ベース領域
はそれぞれ層１３の右側部分と左側部分とを含む。層１
３の中央部分は、最終デバイス構造体の内側ベース領域
の主要部を構成する。
【００２４】ここに記載した本発明の方法によれば、図
２のエッチングされた構造体は、傾斜側壁を有するウィ
ンドウを有し、これにより製造中のＤＨＢＴデバイスの
内側領域を規定する。かくしてトランジスタ動作が、最
終デバイス内で主に行われる垂直に延びた内側ベース領
域は、図２の点線２５，２７との間にある。例えば、こ
の例として内側ベース領域は、側面方向即ちＸ方向の距
離では１から５μｍで、Ｚ方向は５から２０μｍの長さ
である。
２のエッチングされた構造体は、傾斜側壁を有するウィ
ンドウを有し、これにより製造中のＤＨＢＴデバイスの
内側領域を規定する。かくしてトランジスタ動作が、最
終デバイス内で主に行われる垂直に延びた内側ベース領
域は、図２の点線２５，２７との間にある。例えば、こ
の例として内側ベース領域は、側面方向即ちＸ方向の距
離では１から５μｍで、Ｚ方向は５から２０μｍの長さ
である。
【００２５】上記の処理ステップの後、図２の内側ベー
ス層１３の露出表面は、必然的にある種の欠陥および不
純物を含む。このため本発明によれば、デバイス構造体
の内側領域のｐ−ｎ接合部を形成する前に層１３上にｐ
+−ＩｎＧａＡｓ 層をエピタキシャル成長させるのがよ
い。
ス層１３の露出表面は、必然的にある種の欠陥および不
純物を含む。このため本発明によれば、デバイス構造体
の内側領域のｐ−ｎ接合部を形成する前に層１３上にｐ
+−ＩｎＧａＡｓ 層をエピタキシャル成長させるのがよ
い。
【００２６】したがって、図３に示すように最初に形成
された内側ベース層１３は、ｐ+−ＩｎＧａＡｓ製のエ
ピタキシャル成長した部分層２２により厚くなる。（点
線２３は、厚くなる前の層１３の元の表面の位置を表
す。）層１３が約３０ｎｍの厚さの前記の場合には、部
分層２２は約１５ｎｍ厚である。かくして、ｐ+ の層１
３の元の表面２３上に存在した処理中に導入された欠陥
および不純物は、厚くなったｐ+ の部分２２の表面から
分離される。その結果ｐ+ 型部分２２の表面上にｎ型層
を堆積することにより形成されたｐ−ｎ接合部は、優れ
たリーク電流と再結合特性を示す。
された内側ベース層１３は、ｐ+−ＩｎＧａＡｓ製のエ
ピタキシャル成長した部分層２２により厚くなる。（点
線２３は、厚くなる前の層１３の元の表面の位置を表
す。）層１３が約３０ｎｍの厚さの前記の場合には、部
分層２２は約１５ｎｍ厚である。かくして、ｐ+ の層１
３の元の表面２３上に存在した処理中に導入された欠陥
および不純物は、厚くなったｐ+ の部分２２の表面から
分離される。その結果ｐ+ 型部分２２の表面上にｎ型層
を堆積することにより形成されたｐ−ｎ接合部は、優れ
たリーク電流と再結合特性を示す。
【００２７】次に高品質のｐ−ｎ接合部を形成するため
に、ＤＨＢＴデバイスのエミッタとして機能するエピタ
キシャル層２４を図３の層２２の上に成長させる。その
後、エピタキシャルエミッタ−接点層２６がエミッタ層
２４の上に成長される。（この成長ステップの間、層２
４と２６の多結晶シリコン（図示せず）がＳｉＯ2 領域
１６，１７の上部表面に形成される。） 層２４，２６
を含むエミッタメサ領域は、このためデバイス構造体の
外側ベース領域と自己整合しながら形成される。
に、ＤＨＢＴデバイスのエミッタとして機能するエピタ
キシャル層２４を図３の層２２の上に成長させる。その
後、エピタキシャルエミッタ−接点層２６がエミッタ層
２４の上に成長される。（この成長ステップの間、層２
４と２６の多結晶シリコン（図示せず）がＳｉＯ2 領域
１６，１７の上部表面に形成される。） 層２４，２６
を含むエミッタメサ領域は、このためデバイス構造体の
外側ベース領域と自己整合しながら形成される。
【００２８】図３のエミッタ層２４は、ｎ−ＩｎＰ製で
１７０ｎｍ厚である。エミッタ−接点層２６は、ｎ+ −
ＩｎＧａＡｓで約２０ｎｍ厚である。層２２，２４，２
６のエピタキシャル成長は、約５９０℃で行われる。
１７０ｎｍ厚である。エミッタ−接点層２６は、ｎ+ −
ＩｎＧａＡｓで約２０ｎｍ厚である。層２２，２４，２
６のエピタキシャル成長は、約５９０℃で行われる。
【００２９】ＩｎＰが（１００）結晶ファセット上に高
い成長レートを示すだけではなく、その下の材料のハイ
インデックスファセット（high-index facet）上にも０
ではない成長レートを示すことが図３の層２４，２６の
形成の特徴である。一方、ＩｎＧａＡｓは下の材料の
（１００）ファセット上の高い成長レートが特徴である
が、このような材料のハイインデックスファセット上に
は無視できる程度の成長レートしか示さない。
い成長レートを示すだけではなく、その下の材料のハイ
インデックスファセット（high-index facet）上にも０
ではない成長レートを示すことが図３の層２４，２６の
形成の特徴である。一方、ＩｎＧａＡｓは下の材料の
（１００）ファセット上の高い成長レートが特徴である
が、このような材料のハイインデックスファセット上に
は無視できる程度の成長レートしか示さない。
【００３０】その結果図３に示すようにエピタキシャル
形成されたＩｎＰエミッタ層２４は、垂直方向と横方向
の両方に成長をする。これに対し、エピタキシャル形成
されたＩｎＧａＡｓのエミッタ−接点層２６は、垂直方
向にはある程度成長するが、横方向には無視できる程度
の成長しかしない。かくして上記したようにこの成長構
造物は、後から形成されるエミッタ層とベース金属接点
との間の絶縁と自己整合を達成する基礎を提供する。
形成されたＩｎＰエミッタ層２４は、垂直方向と横方向
の両方に成長をする。これに対し、エピタキシャル形成
されたＩｎＧａＡｓのエミッタ−接点層２６は、垂直方
向にはある程度成長するが、横方向には無視できる程度
の成長しかしない。かくして上記したようにこの成長構
造物は、後から形成されるエミッタ層とベース金属接点
との間の絶縁と自己整合を達成する基礎を提供する。
【００３１】その後図３のデバイス構造体の処理は、Ｓ
ｉＯ2 領域１６，１７をエッチングで取り除く。これ
は、構造体から領域１６，１７の上部層に堆積された前
述の多結晶層を取り除くことになる。その後ＩｎＰ製の
エミッタ層２４は、前述した塩化水素酸／燐酸溶液内で
選択的にウェットエッチングする。この等方性エッチン
グステップによりエミッタ−接点層２６に対し、エミッ
タ層２４をアンダーカットする。この実施例において
は、エミッタ−接点層２６の各側のこのアンダーカット
の側面方向の量ｅ（図４）は、約０．２から０．３μｍ
である。
ｉＯ2 領域１６，１７をエッチングで取り除く。これ
は、構造体から領域１６，１７の上部層に堆積された前
述の多結晶層を取り除くことになる。その後ＩｎＰ製の
エミッタ層２４は、前述した塩化水素酸／燐酸溶液内で
選択的にウェットエッチングする。この等方性エッチン
グステップによりエミッタ−接点層２６に対し、エミッ
タ層２４をアンダーカットする。この実施例において
は、エミッタ−接点層２６の各側のこのアンダーカット
の側面方向の量ｅ（図４）は、約０．２から０．３μｍ
である。
【００３２】次に、ＤＨＢＴデバイスのエミッタとベー
ス金属接点とが形成される。これは、例えばマスクを規
定するホトレジスト層を従来法によりパターン化するこ
とにより行われる。このようなマスクは、ホトレジスト
部分２８，３０を含みそれを図５に示す。その後金属層
が図５の構造体の上部表面全体をカバーするように例え
ば蒸着により堆積される。図５の参照番号３５は、それ
ぞれ堆積された金属層を表している。
ス金属接点とが形成される。これは、例えばマスクを規
定するホトレジスト層を従来法によりパターン化するこ
とにより行われる。このようなマスクは、ホトレジスト
部分２８，３０を含みそれを図５に示す。その後金属層
が図５の構造体の上部表面全体をカバーするように例え
ば蒸着により堆積される。図５の参照番号３５は、それ
ぞれ堆積された金属層を表している。
【００３３】実施例として図５に示す金属層は、例え
ば、従来の三層金属化系を含み、底部から上部に順番に
Ｔｉ層，Ｐｔ層，Ａｕ層でその三層の全体厚さは約１５
０ｎｍである。
ば、従来の三層金属化系を含み、底部から上部に順番に
Ｔｉ層，Ｐｔ層，Ａｕ層でその三層の全体厚さは約１５
０ｎｍである。
【００３４】その後、図５に示されたデバイス構造体を
標準的方法で処理してホトレジスト層２８，３０を溶解
し、これにより構造体から金属層３１と、３５をリフト
オフする。残りの層３３は、デバイスのエミッタ金属接
点を含み、一方残りの層３２，３４は、デバイスのベー
ス金属層を含む。
標準的方法で処理してホトレジスト層２８，３０を溶解
し、これにより構造体から金属層３１と、３５をリフト
オフする。残りの層３３は、デバイスのエミッタ金属接
点を含み、一方残りの層３２，３４は、デバイスのベー
ス金属層を含む。
【００３５】次に一連の標準的なステップとして、図５
のデバイス構造体をホトレジストの保護パターン（図示
せず）でもってマスクする。厚い外部ベース領域（構造
体の右側の層１８，２０，１３と、左側の層１９，２
１，１３）と、コレクタ層１２とをその後エッチングし
てメサを形成する（図６）。その後コレクタ金属接点３
５，３６を従来の光リソグラフリフトオフ技術を用いて
形成する。これは例えば、Ｔｉ，Ｐｔ，Ａｕを含む三層
金属化を用いている。接点３５，３６の厚さは１５０か
ら２００ｎｍである。
のデバイス構造体をホトレジストの保護パターン（図示
せず）でもってマスクする。厚い外部ベース領域（構造
体の右側の層１８，２０，１３と、左側の層１９，２
１，１３）と、コレクタ層１２とをその後エッチングし
てメサを形成する（図６）。その後コレクタ金属接点３
５，３６を従来の光リソグラフリフトオフ技術を用いて
形成する。これは例えば、Ｔｉ，Ｐｔ，Ａｕを含む三層
金属化を用いている。接点３５，３６の厚さは１５０か
ら２００ｎｍである。
【００３６】その後、導電性のｎ+ サブコレクタ層１１
を選択的にエッチングして基板１０の上に形成されてい
る他の複数のＤＨＢＴデバイスから互いに絶縁させる。
これは例えば個々のデバイス構造体をカバーし、保護す
るホトレジストマスクを規定し、層１１をエッチングす
ることにより行われる。このようにエッチングした後、
層１１は図６に示された通りである。
を選択的にエッチングして基板１０の上に形成されてい
る他の複数のＤＨＢＴデバイスから互いに絶縁させる。
これは例えば個々のデバイス構造体をカバーし、保護す
るホトレジストマスクを規定し、層１１をエッチングす
ることにより行われる。このようにエッチングした後、
層１１は図６に示された通りである。
【００３７】次に、図６に示されたデバイス構造全体を
約２〜３μｍ厚のコーティングを形成するために標準の
ポリイミド材料のような流動性物体の層でもってカバー
する。熱硬化技術により硬化後、このポリイミド材料
は、最終構造体の一体化部分となる。この硬化材料は、
デバイスに構造的頑強さを与えそれを有効に保護する。
約２〜３μｍ厚のコーティングを形成するために標準の
ポリイミド材料のような流動性物体の層でもってカバー
する。熱硬化技術により硬化後、このポリイミド材料
は、最終構造体の一体化部分となる。この硬化材料は、
デバイスに構造的頑強さを与えそれを有効に保護する。
【００３８】その後標準的な光リソグラフ技術と、プラ
ズマエッチング技術を用いて開口を前記の金属接点３２
〜３６と合うようにポリイミド層に形成される（図７に
示す）。参照番号４０は、開口を有するポリイミド層を
表す。このようにして導電性相互接続ライン（図示せ
ず）が、層４０の表面上に規定され、それが開口内に延
び、ＤＨＢＴデバイスの金属接点と従来の外部接点パッ
ド（図示せず）との間の電気的接続を提供する。
ズマエッチング技術を用いて開口を前記の金属接点３２
〜３６と合うようにポリイミド層に形成される（図７に
示す）。参照番号４０は、開口を有するポリイミド層を
表す。このようにして導電性相互接続ライン（図示せ
ず）が、層４０の表面上に規定され、それが開口内に延
び、ＤＨＢＴデバイスの金属接点と従来の外部接点パッ
ド（図示せず）との間の電気的接続を提供する。
【００３９】
【発明の効果】以上述べたように本発明によれば、ベー
ス抵抗の大幅な低減とその結果ＤＨＢＴデバイスの動作
速度の増加が達成できる。このベース抵抗の低減は、外
側ベース領域は、内側ベース領域に比べて厚く形成さ
れ、独自に最適の高性能動作特性を達成するようにした
ことによる。内側領域のｐ−ｎ接合の質は、この接合部
の形成のための成長時間を最少にすることにより大幅に
向上される。これは、外側ベース領域の厚さが十分に確
立された後、接合部を形成することにより達成される。
本発明の方法により製造されたトランジスタは、良好な
直流電流特性とマイクロウェーブ特性を示す。尚、特許
請求の範囲の構成要件に記載された参照番号は発明の容
易なる理解のためのもので、特許請求の範囲を縮小する
よう解釈されるべきではない。
ス抵抗の大幅な低減とその結果ＤＨＢＴデバイスの動作
速度の増加が達成できる。このベース抵抗の低減は、外
側ベース領域は、内側ベース領域に比べて厚く形成さ
れ、独自に最適の高性能動作特性を達成するようにした
ことによる。内側領域のｐ−ｎ接合の質は、この接合部
の形成のための成長時間を最少にすることにより大幅に
向上される。これは、外側ベース領域の厚さが十分に確
立された後、接合部を形成することにより達成される。
本発明の方法により製造されたトランジスタは、良好な
直流電流特性とマイクロウェーブ特性を示す。尚、特許
請求の範囲の構成要件に記載された参照番号は発明の容
易なる理解のためのもので、特許請求の範囲を縮小する
よう解釈されるべきではない。
【図１】本発明により形成されたＤＨＢＴデバイスの多
層構造体を表す断面図
層構造体を表す断面図
【図２】本発明の方法を実行してＤＨＢＴデバイスを製
造するプロセスを表す第１段階図
造するプロセスを表す第１段階図
【図３】本発明の方法を実行してＤＨＢＴデバイスを製
造するプロセスを表す第２段階図
造するプロセスを表す第２段階図
【図４】本発明の方法を実行してＤＨＢＴデバイスを製
造するプロセスを表す第３段階図
造するプロセスを表す第３段階図
【図５】本発明の方法を実行してＤＨＢＴデバイスを製
造するプロセスを表す第４段階図
造するプロセスを表す第４段階図
【図６】本発明の方法を実行してＤＨＢＴデバイスを製
造するプロセスを表す第５段階図
造するプロセスを表す第５段階図
【図７】本発明の方法を実行してＤＨＢＴデバイスを製
造するプロセスを表す第６段階図
造するプロセスを表す第６段階図
１０ 基板 １１ サブコレクタ １２ コレクタ層 １３ 内側ベース層 １４ エッチストップ層 １５ ｐ+ ＩｎＧａＡｓ層 １６，１７ ＳｉＯ2 領域 １８，１９，２０，２１ 外側ベース領域 ２２ ｐ+ 部分 ２３ 元の表面 ２４ エピタキシャルＩｎＰエミッタ層 ２５，２７ 点線 ２６ エピタキシャルＩｎＧａＡｓエミッタ−接点層 ２８，３０ ホトレジスト領域 ３１ 金属部分 ３２，３３，３４ 残留金属部分 ３５，３６ コレクタ金属接点 ４０ 開口ポリイミド層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 アンドリュー ゴンパーツ デンタイ アメリカ合衆国，07716 ニュージャージ ー，アトランティック ハイランズ，ロウ リー ロード 22 (72)発明者 ヤスユキ ミヤモト 千葉県流山市流山３−362
Claims (11)
- 【請求項１】 ｐ−ｎ接合部を有する垂直方向に延びる
内側領域（２２，２４）と、薄い内側ベース領域（１
３）と、前記内側領域に隣接する厚い外側ベース領域
（１８〜２１）とを有するダブルヘテロ構造バイポーラ
トランジスタデバイスの製造方法において、 内側領域にｐ−ｎ接合部（２２，２４）を形成する前
に、厚い外側ベース領域（１８−２１）を形成すること
を特徴とするダブルヘテロ構造バイポーラトランジスタ
デバイスの製造方法。 - 【請求項２】 ダブルヘテロ構造バイポーラトランジス
タデバイスの製造方法において、 （Ａ）ある導電型の薄い内側ベース層（１３）の上に同
一導電型の厚い外側となるベース層（１４，１５）を形
成するステップ（図１）と、 （Ｂ）前記内側ベース層（１３）の表面の一部を露出す
るために、前記外側ベース層（１４，１５）内にウィン
ドウを形成するステップ（図２）と、 （Ｃ）前記ウィンドウ内に前記内側ベース層の厚さを増
加させるステップ（図３）と、 （Ｄ）前記厚くなった内側ベース層（２２）の上に反対
の導電型のエミッタ層（２４）を形成するステップと、
からなることを特徴とするダブルヘテロ構造バイポーラ
トランジスタデバイスの製造方法。 - 【請求項３】 ダブルヘテロ構造バイポーラトランジス
タデバイスの製造方法において、 （Ａ）半導体ウェハの上部表面上に底部から順番にサブ
コレクタ層（１１,１２）と、薄い内側ベース層（１
３）と、エッチストップ層（１４）と、厚い外側ベース
層（１５）とからなるエピタキシャル層を連続的に成長
させるステップ（図１）と、 （Ｂ）前記デバイスの垂直方向に延びた内側領域を規定
するために、前記外側ベース層とエッチストップ層にウ
ィンドウをエッチング形成するステップ（図２）と、 （Ｃ）前記内側ベース層の厚さを増すために前記ウィン
ドウ内に層をエピタキシャル堆積させるステップ（図
３）と、 （Ｄ）エミッタ層（２４）とエミッタ−接点層（２６）
とをこの順に前記増加した内側ベース領域（２２）の上
の前記ウィンドウ内にエピタキシャル堆積させるステッ
プ（図３）と、 これにより、前記増加した内側ベース領域と前記エミッ
タ層との間に接合部を形成し、 （Ｅ）前記上のエミッタ−接点層に対し、前記エミッタ
層にアンダーカットを形成するために、前記エミッタ層
をエッチングするステップ（図４）と、 （Ｆ）単一ステップで前記エミッタ−接点層と前記外側
ベース上に自己整合する金属接点（３１,３３）を堆積
するステップ（図５）と、 （Ｇ）ベースメサを形成するステップと、 （Ｈ）前記サブコレクタ層（１１）上に金属接点（３
６）を堆積するステップ（図６）と、 （Ｉ）ウェハ上に製造中の他のデバイスとこのデバイス
とを絶縁するために前記サブコレクタ層をエッチングす
るステップとからなることを特徴とするダブルヘテロ構
造バイポーラトランジスタデバイスの製造方法。 - 【請求項４】 前記ウェハは、単結晶半絶縁性ＩｎＰ製
で、その（１００）結晶軸は、前記内側領域の垂直方向
に平行であることを特徴とする請求項３の方法。 - 【請求項５】 前記薄い内側ベース層は、ｐ+−ＩｎＧ
ａＡｓ 製であることを特徴とする請求項４の方法。 - 【請求項６】 前記エッチストップ層は、ｐ+−ＩｎＰ
製であることを特徴とする請求項５の方法。 - 【請求項７】 前記厚い外側ベース層は、ｐ+−ＩｎＧ
ａＡｓ 製であることを特徴とする請求項６の方法。 - 【請求項８】 前記ウィンドウ内にエピタキシャル法で
堆積された増加した層は、ｐ+−ＩｎＧａＡｓ 製である
ことを特徴とする請求項７の方法。 - 【請求項９】 前記ウィンドウ内にエピタキシャル法で
堆積されたエミッタ層は、ｎ−ＩｎＰ製であることを特
徴とする請求項８の方法。 - 【請求項１０】 前記ウィンドウ内にエピタキシャル法
で堆積されたエミッタ−接点層は、ｎ+−ＩｎＧａＡｓ
製であることを特徴とする請求項９の方法。 - 【請求項１１】 前記エミッタ層は、エミッタ−接点層
をアンダーカットするために、塩化水素酸と燐酸とを含
む溶剤中で等方的にエッチングされることを特徴とする
請求項１０の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/683,291 US5656515A (en) | 1996-07-18 | 1996-07-18 | Method of making high-speed double-heterostructure bipolar transistor devices |
| US683291 | 1996-07-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070134A true JPH1070134A (ja) | 1998-03-10 |
Family
ID=24743388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191658A Pending JPH1070134A (ja) | 1996-07-18 | 1997-07-16 | ダブルヘテロ構造バイポーラトランジスタデバイスの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5656515A (ja) |
| JP (1) | JPH1070134A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2760840B1 (fr) * | 1997-03-11 | 1999-05-07 | Kodak Pathe | Procede de controle de l'activite d'une composition de developpement inorganique |
| DE19834491A1 (de) * | 1998-07-31 | 2000-02-03 | Daimler Chrysler Ag | Anordnung und Verfahren zur Herstellung eines Heterobipolartransistors |
| US6287946B1 (en) * | 1999-05-05 | 2001-09-11 | Hrl Laboratories, Llc | Fabrication of low resistance, non-alloyed, ohmic contacts to InP using non-stoichiometric InP layers |
| US6855613B1 (en) | 1999-11-04 | 2005-02-15 | Lucent Technologies Inc. | Method of fabricating a heterojunction bipolar transistor |
| US6509325B1 (en) * | 2000-05-02 | 2003-01-21 | Albert Einstein College Of Medicine Of Yeshiva University | Method for inhibiting melanogenesis and uses thereof |
| US6531720B2 (en) * | 2001-04-19 | 2003-03-11 | International Business Machines Corporation | Dual sidewall spacer for a self-aligned extrinsic base in SiGe heterojunction bipolar transistors |
| US6927476B2 (en) | 2001-09-25 | 2005-08-09 | Internal Business Machines Corporation | Bipolar device having shallow junction raised extrinsic base and method for making the same |
| SE522916C2 (sv) * | 2002-05-08 | 2004-03-16 | Ericsson Telefon Ab L M | Förfarande för att formera basområden och emitterfönster i bipolära kiseltransistorer |
| JP4134715B2 (ja) * | 2002-12-19 | 2008-08-20 | 住友電気工業株式会社 | バイポーラトランジスタ |
| US7494887B1 (en) * | 2004-08-17 | 2009-02-24 | Hrl Laboratories, Llc | Method and apparatus for fabricating heterojunction bipolar transistors with simultaneous low base resistance and short base transit time |
| US11495512B2 (en) * | 2020-04-30 | 2022-11-08 | Wisconsin Alumni Research Foundation | Flexible transistors with near-junction heat dissipation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| US5187109A (en) * | 1991-07-19 | 1993-02-16 | International Business Machines Corporation | Lateral bipolar transistor and method of making the same |
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3132101B2 (ja) * | 1991-11-20 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5321301A (en) * | 1992-04-08 | 1994-06-14 | Nec Corporation | Semiconductor device |
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-07-18 US US08/683,291 patent/US5656515A/en not_active Expired - Lifetime
-
1997
- 1997-07-16 JP JP9191658A patent/JPH1070134A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5656515A (en) | 1997-08-12 |
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