JPH1074759A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1074759A JPH1074759A JP22855996A JP22855996A JPH1074759A JP H1074759 A JPH1074759 A JP H1074759A JP 22855996 A JP22855996 A JP 22855996A JP 22855996 A JP22855996 A JP 22855996A JP H1074759 A JPH1074759 A JP H1074759A
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Abstract
(57)【要約】
【課題】コンタクトホールを均一に開口し、更に、ポリ
シリコンの被覆率を増加させて生産性の高い半導体装置
及びその製造方法を提供すること。 【解決手段】選択酸化法によってフィールド酸化膜２を
形成し素子分離領域３と素子領域４を分離した後、この
素子分離領域３及び素子領域４上にポリシリコン６を形
成し、素子領域４上にポリシリコン配線８を形成するの
と同一工程で、フィールド酸化膜２上にダミーパターン
９を形成する。素子領域４内にソース１０及びドレイン
１１を形成した後、素子分離領域３及び素子領域４上に
絶縁膜を形成し所定の場所をエッチングすることによっ
て、コンタクトホール１５，１６を開口する。
シリコンの被覆率を増加させて生産性の高い半導体装置
及びその製造方法を提供すること。 【解決手段】選択酸化法によってフィールド酸化膜２を
形成し素子分離領域３と素子領域４を分離した後、この
素子分離領域３及び素子領域４上にポリシリコン６を形
成し、素子領域４上にポリシリコン配線８を形成するの
と同一工程で、フィールド酸化膜２上にダミーパターン
９を形成する。素子領域４内にソース１０及びドレイン
１１を形成した後、素子分離領域３及び素子領域４上に
絶縁膜を形成し所定の場所をエッチングすることによっ
て、コンタクトホール１５，１６を開口する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特にダミーパターンを有する半導体装置及びその製
造方法に関する。
ち、特にダミーパターンを有する半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】従来の半導体装置について、図４及び図
５を参照にして説明する。図４は、従来の半導体装置の
断面図、図５は、従来の半導体装置の上面図である。ま
ず、図４（ａ）に示すように、半導体基板１０１上に酸
化膜を形成し、その上にレジスト（図示せず）でパター
ニングする。その後、このレジストをマスクにして、選
択酸化法によって高温でフィールド酸化膜１０２を形成
し素子分離領域１０３と素子領域１０４とを分離する。
５を参照にして説明する。図４は、従来の半導体装置の
断面図、図５は、従来の半導体装置の上面図である。ま
ず、図４（ａ）に示すように、半導体基板１０１上に酸
化膜を形成し、その上にレジスト（図示せず）でパター
ニングする。その後、このレジストをマスクにして、選
択酸化法によって高温でフィールド酸化膜１０２を形成
し素子分離領域１０３と素子領域１０４とを分離する。
【０００３】次に、図４（ｂ）に示すように、レジスト
を除去した後、酸化膜１０５を形成する。次に、この酸
化膜１０５上にポリシリコン１０６を形成してレジスト
（図示せず）でパターニングを行う。このレジストをマ
スクにして、不要な部分の酸化膜１０５及びポリシリコ
ン１０６をＲＩＥ（Reactive Ion Etching）法によって
除去し、ゲート電極１０７を形成する。レジストを除去
した後、このゲート電極１０７及びフィールド酸化膜１
０２をマスクにして、イオン注入により半導体基板１０
１上に不純物を打ち込み、熱拡散してソース１０８及び
ドレイン１０９を形成する。
を除去した後、酸化膜１０５を形成する。次に、この酸
化膜１０５上にポリシリコン１０６を形成してレジスト
（図示せず）でパターニングを行う。このレジストをマ
スクにして、不要な部分の酸化膜１０５及びポリシリコ
ン１０６をＲＩＥ（Reactive Ion Etching）法によって
除去し、ゲート電極１０７を形成する。レジストを除去
した後、このゲート電極１０７及びフィールド酸化膜１
０２をマスクにして、イオン注入により半導体基板１０
１上に不純物を打ち込み、熱拡散してソース１０８及び
ドレイン１０９を形成する。
【０００４】次に、図４（ｃ）に示すように、ＣＶＤ
（Chemical Vapour Deposition）膜１１０及びＢＰＳＧ
（Boron-doped Phospho-Silicate Glass）膜１１１を形
成する。その後、レジスト１１２を形成し、光露光をお
こないレジスト１１２をパターニングする。
（Chemical Vapour Deposition）膜１１０及びＢＰＳＧ
（Boron-doped Phospho-Silicate Glass）膜１１１を形
成する。その後、レジスト１１２を形成し、光露光をお
こないレジスト１１２をパターニングする。
【０００５】次に、図４（ｄ）に示すように、パターニ
ングされたレジスト１１２にしたがってＣＶＤ膜１１０
及びＢＰＳＧ膜１１１をＲＩＥ法により除去し、ソース
１０８及びドレイン１０９上にコンタクトホール１１
３，１１４を開口する。
ングされたレジスト１１２にしたがってＣＶＤ膜１１０
及びＢＰＳＧ膜１１１をＲＩＥ法により除去し、ソース
１０８及びドレイン１０９上にコンタクトホール１１
３，１１４を開口する。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の問
題点について、図６及び図７を参照して説明する。図６
（ａ）は、従来の半導体装置の断面図、図６（ｂ）は、
従来の半導体装置の上面図、図６（ｃ）は、従来の半導
体装置の問題例図、また、図７（ａ）及び（ｂ）は、従
来のゲート電極の問題例図である。
題点について、図６及び図７を参照して説明する。図６
（ａ）は、従来の半導体装置の断面図、図６（ｂ）は、
従来の半導体装置の上面図、図６（ｃ）は、従来の半導
体装置の問題例図、また、図７（ａ）及び（ｂ）は、従
来のゲート電極の問題例図である。
【０００７】従来、半導体基板上の配線に用いられるポ
リシリコン１０６は複雑なパターンを形成しているた
め、ゲート電極１０７を有する素子領域１０４の両端に
位置する素子分離領域１０３のフィールド酸化膜１０２
上にポリシリコン配線１１５を配置する可能性がある。
リシリコン１０６は複雑なパターンを形成しているた
め、ゲート電極１０７を有する素子領域１０４の両端に
位置する素子分離領域１０３のフィールド酸化膜１０２
上にポリシリコン配線１１５を配置する可能性がある。
【０００８】図６（ａ）に示すように、素子領域１０４
の左右にある素子分離領域１０３内のフィールド酸化膜
１０２のうち片方にのみポリシリコン配線１１５が形成
されている場合、ゲート電極１０７の両端にあるソース
１０８及びドレイン１０９上のコンタクトホール１１
３，１１４を形成する領域の絶縁膜１１０，１１１が均
一の高さに堆積されない。従って、図６（ｃ）に示すよ
うに、レジストを形成した後に光露光を行うと、ソース
１０８上あるいはドレイン１０９上のいずれかに焦点を
合わせるため、一方のコンタクトホール１１４を形成す
る領域上のレジストがきれいに露光されない。従って、
その後エッチングを行うとコンタクトホール１１４は完
全に開口せずに、幅が先細りになって半導体基板１０１
内のソース１０８あるいはドレイン１０９まで達しない
可能性があるという問題があった。
の左右にある素子分離領域１０３内のフィールド酸化膜
１０２のうち片方にのみポリシリコン配線１１５が形成
されている場合、ゲート電極１０７の両端にあるソース
１０８及びドレイン１０９上のコンタクトホール１１
３，１１４を形成する領域の絶縁膜１１０，１１１が均
一の高さに堆積されない。従って、図６（ｃ）に示すよ
うに、レジストを形成した後に光露光を行うと、ソース
１０８上あるいはドレイン１０９上のいずれかに焦点を
合わせるため、一方のコンタクトホール１１４を形成す
る領域上のレジストがきれいに露光されない。従って、
その後エッチングを行うとコンタクトホール１１４は完
全に開口せずに、幅が先細りになって半導体基板１０１
内のソース１０８あるいはドレイン１０９まで達しない
可能性があるという問題があった。
【０００９】また、半導体基板上のポリシリコン配線領
域には疎な領域と密な領域が存在し、ポリシリコン配線
領域が疎である場合、ポリシリコンをＲＩＥ法によりエ
ッチングする際に、ポリシリコン配線の幅が均一になら
ずに余計にエッチングされてしまうローディング効果が
発生することがある。従って、図７（ａ）及び（ｂ）に
示すように、ゲート電極１０７にアンダーエッチングや
逆テーパーが見られ、ソース１０８−ドレイン１０９間
に電流が流れにくくなり歩留まり低下の原因となってし
まうという問題があった。
域には疎な領域と密な領域が存在し、ポリシリコン配線
領域が疎である場合、ポリシリコンをＲＩＥ法によりエ
ッチングする際に、ポリシリコン配線の幅が均一になら
ずに余計にエッチングされてしまうローディング効果が
発生することがある。従って、図７（ａ）及び（ｂ）に
示すように、ゲート電極１０７にアンダーエッチングや
逆テーパーが見られ、ソース１０８−ドレイン１０９間
に電流が流れにくくなり歩留まり低下の原因となってし
まうという問題があった。
【００１０】本発明は上記のような事情を考慮し、コン
タクトホールを均一に開け、更に、ポリシリコンの被覆
率を増加させて半導体装置の生産性を向上させることを
目的としている。
タクトホールを均一に開け、更に、ポリシリコンの被覆
率を増加させて半導体装置の生産性を向上させることを
目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体基板と、この半導体基
板上に凹凸状に形成された第１の絶縁膜と、この第１の
絶縁膜の凹部上に形成された配線と、前記凹部両端の前
記第１の絶縁膜の凸部上に形成されたダミーパターンと
を具備したことを特徴とするものである。
に本発明の半導体装置は、半導体基板と、この半導体基
板上に凹凸状に形成された第１の絶縁膜と、この第１の
絶縁膜の凹部上に形成された配線と、前記凹部両端の前
記第１の絶縁膜の凸部上に形成されたダミーパターンと
を具備したことを特徴とするものである。
【００１２】また、半導体基板と、この半導体基板上に
選択的に形成された第１の絶縁膜と、この第１の絶縁膜
間の前記半導体基板上に形成された配線と、前記第１の
絶縁膜上に形成されたダミーパターンとを具備したこと
を特徴とするものである。
選択的に形成された第１の絶縁膜と、この第１の絶縁膜
間の前記半導体基板上に形成された配線と、前記第１の
絶縁膜上に形成されたダミーパターンとを具備したこと
を特徴とするものである。
【００１３】更に、少なくとも前記配線と前記ダミーパ
ターンとの間に形成された第２の絶縁膜と、上層配線と
の接続のために前記第２の絶縁膜に形成されたコンタク
トホールとを具備することが望ましい。
ターンとの間に形成された第２の絶縁膜と、上層配線と
の接続のために前記第２の絶縁膜に形成されたコンタク
トホールとを具備することが望ましい。
【００１４】また、半導体基板と、この半導体基板内に
形成された素子領域と、この素子領域の両端に形成され
た素子分離領域と、前記素子領域上に形成されたゲート
電極と、このゲート電極両端の前記半導体基板内に形成
されたソース及びドレイン領域と、前記素子分離領域上
に形成されたダミーパターンと、前記半導体基板上に形
成された絶縁膜と、この絶縁膜を開口し、前記ソース及
びドレイン領域上に形成されたコンタクトホールとを具
備したことを特徴とするものである。
形成された素子領域と、この素子領域の両端に形成され
た素子分離領域と、前記素子領域上に形成されたゲート
電極と、このゲート電極両端の前記半導体基板内に形成
されたソース及びドレイン領域と、前記素子分離領域上
に形成されたダミーパターンと、前記半導体基板上に形
成された絶縁膜と、この絶縁膜を開口し、前記ソース及
びドレイン領域上に形成されたコンタクトホールとを具
備したことを特徴とするものである。
【００１５】また、前記ダミーパターンのうちの１つは
配線として用いられることが望ましい。更に、前記ダミ
ーパターンをポリシリコンで形成することが望ましい。
配線として用いられることが望ましい。更に、前記ダミ
ーパターンをポリシリコンで形成することが望ましい。
【００１６】また、半導体基板上に素子領域と素子分離
領域を形成する工程と、前記素子領域上にゲート電極を
形成する工程と、前記ゲート電極を有する素子領域上の
両端の前記素子分離領域上にダミーパターンを形成する
工程と、前記素子領域内の前記ゲート電極の両端にソー
ス及びドレイン領域を形成する工程と、前記半導体基板
上に絶縁膜を形成する工程と、前記ソース及びドレイン
領域があらわれるように前記絶縁膜にコンタクトホール
を開ける工程とを具備したことを特徴とする半導体装置
の製造方法がある。
領域を形成する工程と、前記素子領域上にゲート電極を
形成する工程と、前記ゲート電極を有する素子領域上の
両端の前記素子分離領域上にダミーパターンを形成する
工程と、前記素子領域内の前記ゲート電極の両端にソー
ス及びドレイン領域を形成する工程と、前記半導体基板
上に絶縁膜を形成する工程と、前記ソース及びドレイン
領域があらわれるように前記絶縁膜にコンタクトホール
を開ける工程とを具備したことを特徴とする半導体装置
の製造方法がある。
【００１７】更に、前記ダミーパターンをポリシリコン
で形成する工程を具備したことを特徴としている。ま
た、前記素子分離領域は選択酸化法で形成することが好
ましい。
で形成する工程を具備したことを特徴としている。ま
た、前記素子分離領域は選択酸化法で形成することが好
ましい。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の第
１の実施の形態に係る半導体装置及びその製造方法につ
いて説明する。図１（ａ）乃至（ｄ）は、本発明の実施
の形態にかかる半導体装置の製造工程図、図２は、本発
明の実施の形態にかかる半導体装置の上面図である。
１の実施の形態に係る半導体装置及びその製造方法につ
いて説明する。図１（ａ）乃至（ｄ）は、本発明の実施
の形態にかかる半導体装置の製造工程図、図２は、本発
明の実施の形態にかかる半導体装置の上面図である。
【００１９】まず、図１（ａ）に示すように、半導体基
板１上に酸化膜を形成し、レジスト（図示せず）でパタ
ーニングする。次に、このレジストをマスクにして、選
択酸化法によって高温でフィールド酸化膜２を形成し素
子分離領域３を形成して、素子分離領域３と素子領域４
を分離する。
板１上に酸化膜を形成し、レジスト（図示せず）でパタ
ーニングする。次に、このレジストをマスクにして、選
択酸化法によって高温でフィールド酸化膜２を形成し素
子分離領域３を形成して、素子分離領域３と素子領域４
を分離する。
【００２０】次に、図１（ｂ）に示すように、レジスト
を除去した後、素子分離領域３及び素子領域４上に酸化
膜５を形成し、次に、ポリシリコン６を形成する。その
後レジスト（図示せず）でパターニングを行い、このレ
ジストをマスクにして、ＲＩＥ法により、酸化膜５及び
ポリシリコン６を除去する。その結果、同一工程で、厚
さ０．３μｍのゲート電極７、ポリシリコン配線８及び
ダミーパターン９が形成される。レジストを除去した
後、このゲート電極７及びフィールド酸化膜２をマスク
にして素子領域４内に不純物を注入し、熱拡散してソー
ス１０及びドレイン１１を形成する。
を除去した後、素子分離領域３及び素子領域４上に酸化
膜５を形成し、次に、ポリシリコン６を形成する。その
後レジスト（図示せず）でパターニングを行い、このレ
ジストをマスクにして、ＲＩＥ法により、酸化膜５及び
ポリシリコン６を除去する。その結果、同一工程で、厚
さ０．３μｍのゲート電極７、ポリシリコン配線８及び
ダミーパターン９が形成される。レジストを除去した
後、このゲート電極７及びフィールド酸化膜２をマスク
にして素子領域４内に不純物を注入し、熱拡散してソー
ス１０及びドレイン１１を形成する。
【００２１】次に、図１（ｃ）に示すように、素子分離
領域３及び素子領域４上にＣＶＤ膜１２及びＢＰＳＧ膜
１３を形成した後、レジスト１４を形成する。次に、光
露光をおこないレジスト１４をパターニングする。
領域３及び素子領域４上にＣＶＤ膜１２及びＢＰＳＧ膜
１３を形成した後、レジスト１４を形成する。次に、光
露光をおこないレジスト１４をパターニングする。
【００２２】次に、図１（ｄ）に示すように、パターニ
ングされたレジスト１４をマスクにして、ＣＶＤ膜１２
及びＢＰＳＧ膜１３をＲＩＥ法により除去し、ソース１
０及びドレイン１１にコンタクトホール１５，１６上を
開口する。以上により、本発明の第１の実施の形態にか
かる半導体装置の製造工程が終了する。
ングされたレジスト１４をマスクにして、ＣＶＤ膜１２
及びＢＰＳＧ膜１３をＲＩＥ法により除去し、ソース１
０及びドレイン１１にコンタクトホール１５，１６上を
開口する。以上により、本発明の第１の実施の形態にか
かる半導体装置の製造工程が終了する。
【００２３】ポリシリコン配線８が形成されていない方
のフィールド酸化膜２上にもダミーポリシリコン９を形
成することによって、絶縁膜であるＣＶＤ膜１２、ＢＰ
ＳＧ膜１３及びレジスト１４を形成したときに、コンタ
クトホール１５，１６を形成する領域のレジスト１４の
高さが均一となり、光露光を行うと両方の領域がばらつ
きなく最適に露光されるので、ソース１０及びドレイン
１１上に一定の幅のコンタクトホール１５，１６をソー
ス１０及びドレイン１１があらわれるように開口するこ
とができる。
のフィールド酸化膜２上にもダミーポリシリコン９を形
成することによって、絶縁膜であるＣＶＤ膜１２、ＢＰ
ＳＧ膜１３及びレジスト１４を形成したときに、コンタ
クトホール１５，１６を形成する領域のレジスト１４の
高さが均一となり、光露光を行うと両方の領域がばらつ
きなく最適に露光されるので、ソース１０及びドレイン
１１上に一定の幅のコンタクトホール１５，１６をソー
ス１０及びドレイン１１があらわれるように開口するこ
とができる。
【００２４】また、ダミーパターン９はゲート電極７及
びポリシリコン配線８を形成するときと同一工程で形成
されるので、製造工程数を増加させる必要がない。次
に、図１及び図３を参照して本発明の第２の実施の形態
にかかる半導体装置及びその製造方法について説明す
る。図３は、本発明の第２の実施の形態にかかる半導体
装置の製造工程図である。
びポリシリコン配線８を形成するときと同一工程で形成
されるので、製造工程数を増加させる必要がない。次
に、図１及び図３を参照して本発明の第２の実施の形態
にかかる半導体装置及びその製造方法について説明す
る。図３は、本発明の第２の実施の形態にかかる半導体
装置の製造工程図である。
【００２５】図３（ａ）に示されるように、ゲート電極
７がある素子領域４の両端の素子分離領域３内のフィー
ルド酸化膜２上にポリシリコン配線８がないような半導
体装置の場合においても、フィールド酸化膜２上にダミ
ーパターン９を形成する。第１の実施の形態と同様に、
半導体基板１上に選択酸化法によりフィールド酸化膜２
を形成して、素子分離領域３と素子領域４を分離する。
次に、図３（ｂ）に示されるように、素子分離領域３及
び素子領域４上に酸化膜５及びポリシリコン６を形成す
る。次に、レジスト（図示せず）でパターニングし、こ
のレジストをマスクにして、素子領域４にゲート電極
７、及びこの素子領域４の両端に位置する素子分離領域
３上にダミーパターン９を形成する。その後、第１の実
施の形態と同一工程で、素子領域４内にソース１０及び
ドレイン１１を形成する。次に、図１（ｃ）及び図１
（ｄ）に示されるように、以下、第一の実施の形態と同
一工程で、絶縁膜を形成し、ソース１０及びドレイン１
１上にコンタクトホールを開口する。以上により、本発
明の第２の実施の形態にかかる半導体装置の製造工程が
終了する。
７がある素子領域４の両端の素子分離領域３内のフィー
ルド酸化膜２上にポリシリコン配線８がないような半導
体装置の場合においても、フィールド酸化膜２上にダミ
ーパターン９を形成する。第１の実施の形態と同様に、
半導体基板１上に選択酸化法によりフィールド酸化膜２
を形成して、素子分離領域３と素子領域４を分離する。
次に、図３（ｂ）に示されるように、素子分離領域３及
び素子領域４上に酸化膜５及びポリシリコン６を形成す
る。次に、レジスト（図示せず）でパターニングし、こ
のレジストをマスクにして、素子領域４にゲート電極
７、及びこの素子領域４の両端に位置する素子分離領域
３上にダミーパターン９を形成する。その後、第１の実
施の形態と同一工程で、素子領域４内にソース１０及び
ドレイン１１を形成する。次に、図１（ｃ）及び図１
（ｄ）に示されるように、以下、第一の実施の形態と同
一工程で、絶縁膜を形成し、ソース１０及びドレイン１
１上にコンタクトホールを開口する。以上により、本発
明の第２の実施の形態にかかる半導体装置の製造工程が
終了する。
【００２６】ゲート電極７の両端のフィールド酸化膜２
上にポリシリコン６のダミーパターン９を形成すること
によって、ポリシリコン６が密に配置されることにな
り、ポリシリコンの被覆率が上がる。従って、配線領域
のポリシリコン６をＲＩＥでエッチングするときにみら
れることがあるローディング効果によるアンダーエッチ
ング及び逆テーパーの発生を防止することができ、半導
体装置の歩留まりが向上する。尚、本発明は、上記第１
及び第２の実施の形態に限定されず、凹凸状に形成され
た絶縁膜の凹部に配線を形成する場合にも用いることが
できる。
上にポリシリコン６のダミーパターン９を形成すること
によって、ポリシリコン６が密に配置されることにな
り、ポリシリコンの被覆率が上がる。従って、配線領域
のポリシリコン６をＲＩＥでエッチングするときにみら
れることがあるローディング効果によるアンダーエッチ
ング及び逆テーパーの発生を防止することができ、半導
体装置の歩留まりが向上する。尚、本発明は、上記第１
及び第２の実施の形態に限定されず、凹凸状に形成され
た絶縁膜の凹部に配線を形成する場合にも用いることが
できる。
【００２７】
【発明の効果】本発明によれば、ゲート電極等の凹部に
形成されたポリシリコン配線の両端に位置するフィール
ド酸化膜等の凸部上にポリシリコンのダミーパターンを
形成することにより、ソース及びドレイン上などに形成
するコンタクトホールを均一に開口し、更に、ポリシリ
コンの被覆率を上げることによって生産性を向上させる
ことができる。
形成されたポリシリコン配線の両端に位置するフィール
ド酸化膜等の凸部上にポリシリコンのダミーパターンを
形成することにより、ソース及びドレイン上などに形成
するコンタクトホールを均一に開口し、更に、ポリシリ
コンの被覆率を上げることによって生産性を向上させる
ことができる。
【図１】本発明の実施の形態にかかる半導体装置の製造
工程図。
工程図。
【図２】本発明の実施の形態にかかる半導体装置の上面
図。
図。
【図３】本発明の第２の実施の形態にかかる半導体装置
の断面図。
の断面図。
【図４】従来の半導体装置の製造工程図。
【図５】従来の半導体装置の上面図。
【図６】（ａ）従来の半導体装置の断面図。 （ｂ）従来の半導体装置の上面図。 （ｃ）従来の半導体装置の問題例図。
【図７】従来のゲート電極の問題例図。
１，１０１…半導体基板、 ２，１０２…フィールド酸化膜、 ３，１０３…素子分離領域、 ４，１０４…素子領域、 ５，１０５…酸化膜、 ６，１０６…ポリシリコン、 ７，１０７…ゲート電極、 ８，１１５…ポリシリコン配線、 ９…ダミーパターン、 １０，１０８…ソース、 １１，１０９…ドレイン、 １２，１１０…ＣＶＤ膜、 １３，１１１…ＢＰＳＧ膜、 １４，１１２…レジスト、 １５，１６，１１３，１１４…コンタクトホール
Claims (9)
- 【請求項１】 半導体基板と、この半導体基板上に凹凸
状に形成された第１の絶縁膜と、この第１の絶縁膜の凹
部上に形成された配線と、前記凹部両端の前記第１の絶
縁膜の凸部上に形成されたダミーパターンとを具備した
ことを特徴とする半導体装置。 - 【請求項２】 半導体基板と、この半導体基板上に選択
的に形成された第１の絶縁膜と、この第１の絶縁膜間の
前記半導体基板上に形成された配線と、前記第１の絶縁
膜上に形成されたダミーパターンとを具備したことを特
徴とする半導体装置。 - 【請求項３】 少なくとも前記配線と前記ダミーパター
ンとの間に形成された第２の絶縁膜と、上層配線との接
続のために前記第２の絶縁膜に形成されたコンタクトホ
ールとを具備したことを特徴とする請求項１または請求
項２記載の半導体装置。 - 【請求項４】 半導体基板と、この半導体基板内に形成
された素子領域と、この素子領域の両端に形成された素
子分離領域と、前記素子領域上に形成されたゲート電極
と、このゲート電極両端の前記半導体基板内に形成され
たソース及びドレイン領域と、前記素子分離領域上に形
成されたダミーパターンと、前記半導体基板上に形成さ
れた絶縁膜と、この絶縁膜を開口し、前記ソース及びド
レイン領域上に形成されたコンタクトホールとを具備し
たことを特徴とする半導体装置。 - 【請求項５】 前記ダミーパターンのうちの１つは配線
として用いられることを特徴とする請求項１または請求
項２または請求項４記載の半導体装置。 - 【請求項６】 前記ダミーパターンをポリシリコンで形
成したことを特徴とする請求項１または請求項２または
請求項４記載の半導体装置。 - 【請求項７】 半導体基板上に素子領域と素子分離領域
を形成する工程と、前記素子領域上にゲート電極を形成
する工程と、前記ゲート電極を有する素子領域上の両端
の前記素子分離領域上にダミーパターンを形成する工程
と、前記素子領域内の前記ゲート電極の両端にソース及
びドレイン領域を形成する工程と、前記半導体基板上に
絶縁膜を形成する工程と、前記ソース及びドレイン領域
があらわれるように前記絶縁膜にコンタクトホールを開
ける工程とを具備したことを特徴とする半導体装置の製
造方法。 - 【請求項８】 前記ダミーパターンをポリシリコンで形
成することを特徴とする請求項７記載の半導体装置の製
造方法。 - 【請求項９】 前記素子分離領域は選択酸化法で形成す
ることを特徴とする請求項７記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22855996A JPH1074759A (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22855996A JPH1074759A (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074759A true JPH1074759A (ja) | 1998-03-17 |
Family
ID=16878279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22855996A Pending JPH1074759A (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074759A (ja) |
-
1996
- 1996-08-29 JP JP22855996A patent/JPH1074759A/ja active Pending
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