JPS6386476A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置の製造方法に関し、特に
ブレーナトランジスタの製造方法に関するものである。

【従来の技術］ 第２図（ａ）ないしくｄ）を参照しながら、従来のブレ
ーナトランジスタの製造方法について説明する。

まず第２図（ａ）に示すように、第１導電型シリコン基
板１上に酸化膜２を形成し、レジスト３によりパターン
ニングした後、この酸化膜２としシスト３をマスクとし
て第２導電型不純物４をイオン注入する。そして第２図
（ｂ）に示すように、酸化膜２およびレジスト３を除去
した後、熱処理により、注入された第２導電型不純物の
活性化を行なってコレクタ埋込層５を形成し、その上に
エピタキシャル成長により第２導電型のコレクタ層６を
形成する。次に第２図（ｃ）に示すように、表面に酸化
膜７および窒化膜８を形成し、レジスト１０を用いて素
子分離領域９の酸化膜７および窒化膜８を除去する。そ
して酸化膜７、窒化膜８およびレジスト１０をマスクと
して素子分離領域９のシリコンエッチを行なう。さらに
第２図（ｄ）に示すように、レジスト１０を除去した後
、素子分離領域９にフィールド酸化膜１１を形成する。

そしてコレクタ埋込層５の所定領域から上部へ高濃度の
第２導電型のコレクタウオール５ａをイオン注入により
形成し、第１導電型不純物の熱拡散によりベース層１４
を、第２導電型不純物の熱拡散によりエミッタ層３０を
形成する。その後、酸化膜７の所定箇所にコンタクトホ
ールを設け、シリサイド層３１を介してベース電極３２
、コレクタ電極３３およびエミッタ電極３４を形成する
。

このようにして素子が完成する。

［発明が解決しようとする問題点］ このように従来の方法によって製造されたブレーナトラ
ンジスタは、ベース電極とエミッタ電極とが同一平面上
に形成されており、ベース電極とエミッタ電極とを分離
するための余裕をとる必要があるため、ベース層とベー
ス電極のコンタクト部分（ベースコンタクト部分）と、
エミッタ層とエミッタ電極のコンタクト部分（エミッタ
コンタクト部分）とを近づけて形成することができず、
ベース抵抗をあまり小さくすることができなかった。ま
た、ベースコンタクト部分とエミッタコンタクト部分と
が同一平面上にあるため、ベース電流がベースコンタク
ト部分のエミッタ側の端部に集中し、コンタクト抵抗が
増加していた。さらに、コレクタとコレクタ電極′のコ
ンタクトについては、コレクタ埋込層とコレクタ電極の
間の抵抗を軽減するため、高濃度の不純物をイオン注入
したコレクタウオールを形成する必要があり、工程数が
多くなる等の問題点があった。

またベース電極およびコレクタ電極をそれぞれベースコ
ンタクト部分およびコレクタコンタクト部分に形成する
際のずれも問題となっていた。

この発明は上記のような問題点を解消するためになされ
たもので、ベースコンタクト部分とエミッタコンタクト
部分との間隔を小さくしてベース抵抗を小さくすること
ができ、かつ、ベースコンタクト部分に均一にベース電
流を流してコンタクト抵抗を小さくすることができると
ともに、コレクタウオールなしにコレクタ抵抗を低減す
ることができ、しかもベース電極およびコレクタ電極を
形成する際にずれが生じない半導体集積回路装置の製造
方法を提供することを目的とする。

Ｅ問題点を解決するための手段］ この発明に係る製造方法は、第１導電型の半導体基板に
第２導電型のコレクタ埋込層を形成し、その上部にコレ
クタ層、第１導電型のベース層、第２導電型のエミッタ
層を形成した半導体集積回路装置において、ベース層の
表面に凹部を形成するとともに、前記各層からなる素子
領域表面の所定箇所から前記コレクタ埋込層に達する孔
部を形成し、前記四部および孔部の表面に配線材料層を
形成した後、異方性エツチングを行なうことによって四
部および孔部の内部にそれぞれベース電極引出層および
コレクタ電極引出層を形成するものである。

［作用］ この発明に係る半導体集積回路装置の製造方法によると
、ベース電極引出層がベース層表面の凹部の内部に形成
されるので、ベース層とベース電極のコンタクト部分で
あるベースコンタクト部分は凹部の側壁部となる。した
がって、凹部をエミッタ層とエミッタ電極のコンタクト
部分であるエミッタコンタクト部分の近くに形成するこ
とによって、ベースコンタクト部分とエミッタコンタク
ト部分の間隔を小さくすることができる。その際、ベー
スコンタクト部分とエミッタコンタクト部分は同一平面
上にないので、ベース電極とエミッタ電極とを分離する
余裕をとってベースコンタクト部分とエミッタコンタク
ト部分を離す必要もない。

また、ベースコンタクト部分が凹部の側壁部となるので
、ベース電流はこのベースコンタクト部分にほぼ垂直に
、均一に流れることになる。さらにコレクタとコレクタ
電極のコンタクトは孔部を通してコレクタ埋込層からコ
レクタ電極引出層により直接とられることになる。また
、凹部および孔部の表面に形成された配線材料層を異方
性エツチングすることにより、四部および孔部の内部に
それぞれベース電極引出層およびコレクタ電極引出層が
自己整合的に形成される。

［実施例］ 以下、この発明の一実施例を図面を用いて説明する。

第１図（ａ）ないしくｑ）はこの発明の半導体集積回路
装置の製造方法を示す工程断面図である。

まず第１図（ａ）に示すように、第１導電型のシリコン
基板１上に酸化膜２を形成し、この酸化膜２をレジスト
３でバターニングした後、この酸化膜２とレジスト３を
マスクとして第２導電型不純物４をイオン注入する。そ
して第１図（ｂ）に示すように、酸化膜２とレジスト３
を除去した後、熱処理により、注入された第２導電型不
純物の活性化を行なってコレクタ埋込層５を形成する。

次に第１図（Ｃ）に示すように、コレクタ埋込層５の上
部にエピタキシャル成長により第２導電型のコレクタ層
６を形成する。さらに第１図（ｄ）に示すように、表面
に酸化膜７および窒化膜８を形成し、素子分離領域９を
エツチングするためにパターニングされたレジスト１０
を形成した後、窒化膜エッチおよび酸化膜エッチを行な
い、さらにシリコンエッチを行なう。それから第１図（
ｅ）に示すように、レジスト１０を除去した後、素子分
離領域９にフィールド酸化膜１１を形成する。

次に第１図（ｆ）に示すように、窒化膜８および酸化膜
７を除去した後、表面全域に酸化膜１２を形成し、第１
導電型不純物１３をイオン注入する。そして第１図（ｇ
）示すように、熱処理により、注入された不純物の活性
化を行なってベース層１４を形成し、また、表面全域に
窒化膜１５を形成する。さらに第１図（ｈ）に示すよう
に、素子領域における窒化膜１５上の所定領域にレジス
ト１６を形成する。そして第１図（ｉ）に示すように、
窒化膜１５および酸化膜１２をエツチングした後、ベー
ス層１４の表面をシリコンエッチし、浅い凹部１７，１
７ａを形成する。

次に、第１図（ｊ）に示すように、ベース電極を取出す
部分の凹部１７にレジスト１８を形成し、コレクタ電極
を取出す部分の凹部１７ａをコレクタ埋込層５に達する
までシリコンエッチし深い孔部１９を形成する。そして
第１図（ｋ）に示すようにレジスト１６．１８を除去し
た後、表面に酸化膜２０を形成する。次いで第１図（１
）に示すようにレジスト１８を除去した後、表面に酸化
膜２０を形成する。次いで第１図（Ｑ、）に示すように
孔部１９の領域をレジスト２１で覆い、他の領域の酸化
膜２０を除去する。それから、第１図（ｍ）に示すよう
に、レジスト２１を除去した後、異方性エツチングを行
なうことにより孔部１９の側壁部の酸化膜２０を残して
孔部１９の底面部の酸化膜２０を除去し、コレクタ埋込
層５のシリコン面を露出させる。このとき、酸化膜のエ
ツチングレートが窒化膜のエツチングレートよりも大き
くなるような条件で異方性エツチングを行なう。

次に、第１図（ｎ）に示すように、窒化膜１５をエツチ
ングにより除去した後、表面全域にポリシリコン２２を
堆積し、電極引出部分として用いる領域にレジスト２３
を形成する。次いで第１図（０）に示すように、ポリシ
リコン層２２が素子領域２４の表面から除去されるまで
異方性工・ソチングを行ない凹部１７側壁部および電極
引出部分に残ったポリシリコンをベース電極引出１層２
５とし、孔部１９の側壁部および電極引出部分に残った
ポリシリコンをコレクタ電極引出層２６とする。

このとき、ポリシリコンのエツチングレートが酸化膜の
エツチングレートよりも大きくなるような条件で異方性
エツチングを行なう。さらに、第１図（ｐ）に示すよう
に、表面にレジスト２７を形成し、エミッタを形成すべ
き領域が開口するようにパターニングし、その開口され
た部分の酸化膜１２を除去してコンタクトホール２８を
形成した後、第２導電型不純物２９をイオン注入する。

そして第１図（ｑ）に示すように、熱処理により、注入
された不純物の活性化を行なってエミッタ層３０を形成
する。その後レジスト２７を除去し、シリサイド層３１
をベース電極引出層２５の表面、コレクタ電極引出層２
６の表面およびコンタクトホール２７内のエミッタ層３
０の表面に形成し、その上に、それぞれベース電極３２
、コレクタ電極３３およびエミッタ電極３４を形成する
。

以上のようにして素子が完成する。

この方法により製造された半導体集積回路装置は、ベー
ス電極引出層２５が四部１７の内部に形成されるので、
ベース層１４とベース電極引出層２５のコンタクト部分
は凹部１７の側壁部となる。

この凹部１７をエミッタ層３０の近くに形成することに
よって、ベースコンタクト部分とエミッタコンタクト部
分の間隔を小さくしてベース抵抗を低減することができ
る。またこの半導体集積回路装置においては、ベースコ
ンタクト部分が凹部１７の側壁部となるのでベース電流
はこのベースコンタクト部分にほぼ垂直に、均一に流れ
、コンタクト抵抗が低減される。

しかもこの方法によると、ベース電極引出層２５および
コレクタ電極引出層２６がそれぞれ凹部１７および孔部
１９の内部に自己整合的に形成されるので、電極を形成
する際のずれも問題とならない。

なお、ベース電極引出層２５およびコレクタ電極引出層
２６をポリシリコンとシリサイドの２層構造にする代わ
りに、この部分をモリブデンシリサイドで形成してもよ
い。

［発明の効果］ 以上のようにこの発明の半導体集積回路装置の製造方法
によると、ベース層とベース電極のコンタクト部分が凹
部の側壁部に位置することとなるので、ベースコンタク
ト部分とエミ・ツタコンタクト部分の間隔を小さくする
ことができ、これによりベース抵抗を低減することがで
きる。またベース電流がベースコンタクト部分に均一に
流れることになるのでコンタクト抵抗が減少する。さら
にコレクタコンタクトが孔部を通してコレクタ埋込層か
ら直接とられるので、コレクタ抵抗が低減されるととも
に、コレクタウオール形成の工程が省かれる。しかも、
ベース電極引出層およびコレクタ電極引出層がそれぞれ
のコンタクト部分に対して自己整合的に形成されるので
、電極とコンタクト部分の間のずれも問題とならない。

したがって高速かつ高集積度の半導体集積回路を構成す
ることが可能となる。

【図面の簡単な説明】

第１図（ａ）ないしくｑ）はこの発明の半導体集積回路
装置の製造方法の一実施例を示す工程断面図、第２図（
ａ）ないしくｄ）は従来の製造方法を示す工程断面図で
ある。 図において、１はシリコン基板、５はコレクタ埋込層、
６はコレクタ層、１４はベース層、１７は凹部、１９は
孔部、２２はポリシリコン層、２４は素子領域、２５は
ベース電極引出層、２６はコレクタ電極引出層、３０は
エミッタ層である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に第２導電型のコレクタ
   埋込層を形成する工程と、前記コレクタ埋込層の上部に
   コレクタ層を形成する工程と、前記コレクタ層の上部に
   第１導電型のベース層を形成する工程と、前記ベース層
   表面の所定領域に第２導電型のエミッタ層を形成する工
   程と、前記ベース層表面の他の領域に凹部を形成する工
   程と、前記各層からなる素子領域表面の所定箇所から前
   記コレクタ埋込層に達する孔部を形成する工程と、前記
   凹部および孔部の表面に配線材料層を形成し、異方性エ
   ッチングを行なうことによって凹部および孔部の内部に
   それぞれベース電極引出層およびコレクタ電極引出層を
   形成する工程とを有する半導体集積回路装置の製造方法
   。
2. （２）前記配線材料層をポリシリコンにより形成するこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置の製造方法。
3. （３）前記ベース電極引出層およびコレクタ電極引出層
   の表面にシリサイド層を形成することを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置の製造方法
   。
4. （４）前記配線材料層をモリブデンシリサイドにより形
   成することを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置の製造方法。