JPH1074946A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH1074946A JPH1074946A JP8228733A JP22873396A JPH1074946A JP H1074946 A JPH1074946 A JP H1074946A JP 8228733 A JP8228733 A JP 8228733A JP 22873396 A JP22873396 A JP 22873396A JP H1074946 A JPH1074946 A JP H1074946A
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- thin film
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- H10D30/67—Thin-film transistors [TFT]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
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- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】特性や信頼性および歩留まりを損なうことのな
い、薄膜トランジスタの簡易な構造と製造方法を提供す
る。 【解決手段】バックチャネル部表面に、リンおよびボロ
ンを含む領域を有する。または、バックチャネル部を含
む領域に設けられたｎ+ 型半導体層またはリン拡散層ま
たはリンドープ層がＢＳＧ膜またはＢＳＧ基板に接して
いる。その製造方法は、バックチャネル部表面のｎ+ 層
またはリン拡散層もしくはリンドープ層がボロンハライ
ドガスプラズマに曝される工程を有する。または、ＢＳ
Ｇ膜もしくはＢＳＧ基板上のバックチャネル部を含むソ
ース・ドレイン電極領域をホスフィンプラズマに曝す工
程を有する。
い、薄膜トランジスタの簡易な構造と製造方法を提供す
る。 【解決手段】バックチャネル部表面に、リンおよびボロ
ンを含む領域を有する。または、バックチャネル部を含
む領域に設けられたｎ+ 型半導体層またはリン拡散層ま
たはリンドープ層がＢＳＧ膜またはＢＳＧ基板に接して
いる。その製造方法は、バックチャネル部表面のｎ+ 層
またはリン拡散層もしくはリンドープ層がボロンハライ
ドガスプラズマに曝される工程を有する。または、ＢＳ
Ｇ膜もしくはＢＳＧ基板上のバックチャネル部を含むソ
ース・ドレイン電極領域をホスフィンプラズマに曝す工
程を有する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタお
よびその製造方法に関し、特に、液晶表示装置などに用
いられる信頼性が高く、かつ製造が容易な構造とその製
造方法に関する。
よびその製造方法に関し、特に、液晶表示装置などに用
いられる信頼性が高く、かつ製造が容易な構造とその製
造方法に関する。
【０００２】
【従来の技術】半導体基板内に作り込まれる従来のモノ
リシックトランジスタと異なり、薄膜トランジスタは基
板上に数層の薄膜を積層させて設けられ、その構造と製
造方法が簡易なため、例えば液晶表示装置などの大型電
子デバイスのマトリックススイッチング素子として多用
されている。また、その構造と製造方法が簡易であるた
め、応用機器製品を低コストで製造でき、市場普及に貢
献している。
リシックトランジスタと異なり、薄膜トランジスタは基
板上に数層の薄膜を積層させて設けられ、その構造と製
造方法が簡易なため、例えば液晶表示装置などの大型電
子デバイスのマトリックススイッチング素子として多用
されている。また、その構造と製造方法が簡易であるた
め、応用機器製品を低コストで製造でき、市場普及に貢
献している。
【０００３】薄膜トランジスタの構造と製造方法の簡易
性は、さらに追求され改善が行われている。薄膜トラン
ジスタの基本的な構成要素は半導体薄膜、ソース電極、
ドレイン電極膜、ゲート絶縁膜およびゲート電極膜とで
あるが、薄膜トランジスタのトランジスタ活性層つまり
チャネルの形成には、その半導体薄膜にノンドープ半導
体薄膜が用いられるが、ソース・ドレイン電極とオーミ
ック接続をとるためにｎ+ 型半導体層を介在させる必要
性がある。このような多層薄膜の膜数や、製造工程を極
力減じる工夫が行われているのである。
性は、さらに追求され改善が行われている。薄膜トラン
ジスタの基本的な構成要素は半導体薄膜、ソース電極、
ドレイン電極膜、ゲート絶縁膜およびゲート電極膜とで
あるが、薄膜トランジスタのトランジスタ活性層つまり
チャネルの形成には、その半導体薄膜にノンドープ半導
体薄膜が用いられるが、ソース・ドレイン電極とオーミ
ック接続をとるためにｎ+ 型半導体層を介在させる必要
性がある。このような多層薄膜の膜数や、製造工程を極
力減じる工夫が行われているのである。
【０００４】前述のｎ+ 型半導体層を設けた場合、ソー
ス・ドレイン電極間はそのｎ+ 型半導体層によって短絡
状態になるため、ソース・ドレイン電極間のバックチャ
ネル部から一般的にはエッチングしてこれを除去する工
程が増加している。しかし我々は、このｎ+ 型半導体層
を極薄い薄膜で形成した場合は薄膜トランジスタのオフ
抵抗に支障が無く、バックチャネル部のエッチングが省
略できるという発明を、特開昭５９−１７２７７４号公
報で開示した。
ス・ドレイン電極間はそのｎ+ 型半導体層によって短絡
状態になるため、ソース・ドレイン電極間のバックチャ
ネル部から一般的にはエッチングしてこれを除去する工
程が増加している。しかし我々は、このｎ+ 型半導体層
を極薄い薄膜で形成した場合は薄膜トランジスタのオフ
抵抗に支障が無く、バックチャネル部のエッチングが省
略できるという発明を、特開昭５９−１７２７７４号公
報で開示した。
【０００５】具体的には、図１６（第１の従来例）およ
び図１７（第２の従来例）に示すようにアモルファスシ
リコン（ａ−Ｓｉ）層１０４のゲート電極１０２から遠
い方の表面にオフ抵抗が１０9 Ω以上になるようなｎ+
型ａ−Ｓｉ層１０５を形成した構造となっている。
び図１７（第２の従来例）に示すようにアモルファスシ
リコン（ａ−Ｓｉ）層１０４のゲート電極１０２から遠
い方の表面にオフ抵抗が１０9 Ω以上になるようなｎ+
型ａ−Ｓｉ層１０５を形成した構造となっている。
【０００６】第３の従来例としては、透明導電膜のソー
ス・ドレイン電極及び透明ガラス基板の表面をＰＨ3 プ
ラズマに曝すことにより、前述のような極薄いｎ+ 型ａ
−Ｓｉ層と実質的に同一なリンドープ層を形成する方法
が、特開昭６２−８１０６４号公報で開示されており、
同様にオーミック接続を得ながらバックチャネル部のエ
ッチング工程を省略している。
ス・ドレイン電極及び透明ガラス基板の表面をＰＨ3 プ
ラズマに曝すことにより、前述のような極薄いｎ+ 型ａ
−Ｓｉ層と実質的に同一なリンドープ層を形成する方法
が、特開昭６２−８１０６４号公報で開示されており、
同様にオーミック接続を得ながらバックチャネル部のエ
ッチング工程を省略している。
【０００７】具体的には、図１８に示すように、透明ガ
ラス基板１４１上に透明導電膜からなるソース電極１０
７およびドレイン電極１０６を形成した表面に、プラズ
マドーピング法により各表面にリンを拡散させ、リンを
含有するオーミック接触層１４５及びリン拡散層１１５
を形成する方法となっている。
ラス基板１４１上に透明導電膜からなるソース電極１０
７およびドレイン電極１０６を形成した表面に、プラズ
マドーピング法により各表面にリンを拡散させ、リンを
含有するオーミック接触層１４５及びリン拡散層１１５
を形成する方法となっている。
【０００８】第４の従来例としては、ゲート電極と対向
する半導体薄膜側にも絶縁膜を形成し、バックチャネル
部を残してその絶縁膜をエッチングし、バックチャネル
部の絶縁膜をマスクにホスフィンによる低加速のリンの
イオン注入を行い、ソース・ドレイン電極のオーミック
コンタクトを得る方法が、学会誌；アイトリプリイー・
エレクトロン・デバイス・レターズ（ＩＥＥＥ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ）誌、第９
巻、第２号、１９８８年、第９０頁から９３頁に紹介さ
れている。
する半導体薄膜側にも絶縁膜を形成し、バックチャネル
部を残してその絶縁膜をエッチングし、バックチャネル
部の絶縁膜をマスクにホスフィンによる低加速のリンの
イオン注入を行い、ソース・ドレイン電極のオーミック
コンタクトを得る方法が、学会誌；アイトリプリイー・
エレクトロン・デバイス・レターズ（ＩＥＥＥ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ）誌、第９
巻、第２号、１９８８年、第９０頁から９３頁に紹介さ
れている。
【０００９】具体的には、図１９に示すように窒化シリ
コン膜でなる上部絶縁膜２０９を形成した後、チャネル
長Ｌだけの幅だけを残して、その上部絶縁膜２０９をエ
ッチングし、残った上部絶縁膜２０９をマスクにして、
露出したａ−Ｓｉ層１０４表面および上部絶縁膜２０９
表面等全面に、ホスフィンガスを用い、５．５ｋＶでイ
オン注入を行い、リンドープ層２４５を形成する。その
後、薄膜トランジスタの島部分を残して、ａ−Ｓｉ層１
０４をエッチング除去し、ソース電極１０７とドレイン
電極１０６を形成し、それぞれリンドープ層２４５によ
りオーミックコンタクトを得る。
コン膜でなる上部絶縁膜２０９を形成した後、チャネル
長Ｌだけの幅だけを残して、その上部絶縁膜２０９をエ
ッチングし、残った上部絶縁膜２０９をマスクにして、
露出したａ−Ｓｉ層１０４表面および上部絶縁膜２０９
表面等全面に、ホスフィンガスを用い、５．５ｋＶでイ
オン注入を行い、リンドープ層２４５を形成する。その
後、薄膜トランジスタの島部分を残して、ａ−Ｓｉ層１
０４をエッチング除去し、ソース電極１０７とドレイン
電極１０６を形成し、それぞれリンドープ層２４５によ
りオーミックコンタクトを得る。
【００１０】第５の従来例として、前述のようにバック
チャネル部の上部絶縁膜によるチャネル保護膜をマスク
とし、イオン注入とプラズマドーピングを重ねて行い、
イオン注入による欠陥をプラズマドーピングで修復し、
連続してソース・ドレイン電極用のクロム膜を形成し
て、クロムシリサイドによりオーミックコンタクトを確
実にする方法が、特開平７−２６３７０２号公報に開示
されている。
チャネル部の上部絶縁膜によるチャネル保護膜をマスク
とし、イオン注入とプラズマドーピングを重ねて行い、
イオン注入による欠陥をプラズマドーピングで修復し、
連続してソース・ドレイン電極用のクロム膜を形成し
て、クロムシリサイドによりオーミックコンタクトを確
実にする方法が、特開平７−２６３７０２号公報に開示
されている。
【００１１】具体的には、図２０に示すように、図１９
と同様に上部絶縁膜のチャネル保護膜２１９を形成する
こと、そのチャネル保護膜２１９をマスクに、ａ−Ｓｉ
層１０４表面に加速電圧３０ｋＶ以下でリンをイオン注
入（イオンシャワー法）し、ａ−Ｓｉ層１０４にリンド
ープ層２４５でなるｎ+ 型層を形成するのは同じであ
る。これに連続してＰ−ＣＶＤ層内で、３価又は５価の
元素の水素化物又はフッ化物（例えばホスフィンガス）
を用いたプラズマドーピングによりａ−Ｓｉ膜１０４中
の欠陥を修復する。さらに、真空を破らずソース電極１
０７とドレイン電極１０６用のクロム膜を形成し、クロ
ムシリサイド膜を形成する。その後、ソース電極１０７
とドレイン電極１０６がパターニングされるが、その下
にはクロムシリサイド膜がエッチングされずに残るた
め、パターン合わせのマージンのあるオーミックコンタ
クトが得られる方法となっている。
と同様に上部絶縁膜のチャネル保護膜２１９を形成する
こと、そのチャネル保護膜２１９をマスクに、ａ−Ｓｉ
層１０４表面に加速電圧３０ｋＶ以下でリンをイオン注
入（イオンシャワー法）し、ａ−Ｓｉ層１０４にリンド
ープ層２４５でなるｎ+ 型層を形成するのは同じであ
る。これに連続してＰ−ＣＶＤ層内で、３価又は５価の
元素の水素化物又はフッ化物（例えばホスフィンガス）
を用いたプラズマドーピングによりａ−Ｓｉ膜１０４中
の欠陥を修復する。さらに、真空を破らずソース電極１
０７とドレイン電極１０６用のクロム膜を形成し、クロ
ムシリサイド膜を形成する。その後、ソース電極１０７
とドレイン電極１０６がパターニングされるが、その下
にはクロムシリサイド膜がエッチングされずに残るた
め、パターン合わせのマージンのあるオーミックコンタ
クトが得られる方法となっている。
【００１２】以上の例がエッチング工程を含むパターニ
ング工程を省略したり、成膜工程を含むパターニングを
省略する構造と製造方法である。
ング工程を省略したり、成膜工程を含むパターニングを
省略する構造と製造方法である。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来例では簡易性が向上する利点と裏腹に、良
好な特性や信頼性が歩留り良く得られないという欠点が
あった。
たような従来例では簡易性が向上する利点と裏腹に、良
好な特性や信頼性が歩留り良く得られないという欠点が
あった。
【００１４】第１の問題点は、薄膜トランジスタのオフ
特性の悪化を引き起こし、経時変化もあり信頼性の劣化
も引き起こしていた点である。その理由は上述した例の
それぞれに、次のような構造および製造方法の欠点があ
るためであった。
特性の悪化を引き起こし、経時変化もあり信頼性の劣化
も引き起こしていた点である。その理由は上述した例の
それぞれに、次のような構造および製造方法の欠点があ
るためであった。
【００１５】まず、図１６、図１７に示した特開昭５９
−１７２７７４号公報の第１、第２の従来例では、ゲー
ト電極１０２と対向するソース電極１０７とドレイン電
極１０６の間のバックチャネル部に、薄いとはいえ確実
に導電層であるｎ+ 型ａ−ｓｉ層が存在しているため
に、ソース・ドレイン間の漏れ電流を抑えられない原因
であった。
−１７２７７４号公報の第１、第２の従来例では、ゲー
ト電極１０２と対向するソース電極１０７とドレイン電
極１０６の間のバックチャネル部に、薄いとはいえ確実
に導電層であるｎ+ 型ａ−ｓｉ層が存在しているため
に、ソース・ドレイン間の漏れ電流を抑えられない原因
であった。
【００１６】また、図１８に示した特開昭６２−８１０
６４号公報の第３の従来例では、同様にバックチャネル
部にもリン拡散層１１５が存在するため漏れ電流の原因
となる。従って、得られる薄膜トランジスタ特性は、特
性比較を示した図２３に曲線ｂで示したようにオフ特性
が悪くなるのが多かった。
６４号公報の第３の従来例では、同様にバックチャネル
部にもリン拡散層１１５が存在するため漏れ電流の原因
となる。従って、得られる薄膜トランジスタ特性は、特
性比較を示した図２３に曲線ｂで示したようにオフ特性
が悪くなるのが多かった。
【００１７】第２の問題点は、第１，第２の従来例のよ
うにオフ抵抗１０9 Ω以上のｎ+ 型層の形成は、ホスフ
ィンなどからのリンドーピング量による抵抗値が敏感に
なるため工程制御が困難で、抵抗が高いとソース・ドレ
イン間漏れ電流を抑えられるが、ソース・ドレイン電極
とのオーミック性が損なわれるという欠点があった。
うにオフ抵抗１０9 Ω以上のｎ+ 型層の形成は、ホスフ
ィンなどからのリンドーピング量による抵抗値が敏感に
なるため工程制御が困難で、抵抗が高いとソース・ドレ
イン間漏れ電流を抑えられるが、ソース・ドレイン電極
とのオーミック性が損なわれるという欠点があった。
【００１８】また、第３の従来例では、プラズマドーピ
ング工程の制御が難しく、数分の処理では漏れ電流によ
りオフ抵抗が低下し、１分程度の短時間にとどめなけれ
ばならず、再現性を得るのが困難であった。したがっ
て、特性比較を示した図２３の曲線ａに示したようにオ
フ特性が極めて悪いものが少なくなかった。
ング工程の制御が難しく、数分の処理では漏れ電流によ
りオフ抵抗が低下し、１分程度の短時間にとどめなけれ
ばならず、再現性を得るのが困難であった。したがっ
て、特性比較を示した図２３の曲線ａに示したようにオ
フ特性が極めて悪いものが少なくなかった。
【００１９】第３の問題点は、図１９に示した第４の従
来例のような場合、バックチャネル部にリンは注入され
ないので、ソース・ドレイン間漏れ電流が少ないが、上
部絶縁膜２０９表面上にもリンドープ層２４５が形成さ
れており導電性となり、それが漏れ電流を引き起こして
いた。また、ソース電極１０７とドレイン電極１０６の
パターニングが上部絶縁膜上で分離されるため、チャネ
ル長より電極間が長くなり、漏れやすい表面と相まっ
て、歩留り良く、良好なオフ特性と信頼性を得ることが
困難であった。
来例のような場合、バックチャネル部にリンは注入され
ないので、ソース・ドレイン間漏れ電流が少ないが、上
部絶縁膜２０９表面上にもリンドープ層２４５が形成さ
れており導電性となり、それが漏れ電流を引き起こして
いた。また、ソース電極１０７とドレイン電極１０６の
パターニングが上部絶縁膜上で分離されるため、チャネ
ル長より電極間が長くなり、漏れやすい表面と相まっ
て、歩留り良く、良好なオフ特性と信頼性を得ることが
困難であった。
【００２０】第４の問題点は、図２０に示した特開平７
−２６３７０２号公報の第５の従来例のように、図１９
の第４の従来例の上部絶縁膜２０９と同様にチャネル保
護膜２１９を設けなければならない工程増加の欠点があ
る。ソース・ドレイン電極にクロム膜を用いシリサイド
膜を形成することで、ソース電極１０７とドレイン電極
１０６とを離して形成することができるとしても、チャ
ネル保護膜２１９表面上にもイオン注入されていること
は変わりなく、まだ漏れ電流を十分に防ぐことはできな
かった。したがって、得られる薄膜トランジスタの特性
は図２３のｃ曲線にしめしたようなものであり、曲線
ｂ、ａに比較し改善されているものの不十分であった。
−２６３７０２号公報の第５の従来例のように、図１９
の第４の従来例の上部絶縁膜２０９と同様にチャネル保
護膜２１９を設けなければならない工程増加の欠点があ
る。ソース・ドレイン電極にクロム膜を用いシリサイド
膜を形成することで、ソース電極１０７とドレイン電極
１０６とを離して形成することができるとしても、チャ
ネル保護膜２１９表面上にもイオン注入されていること
は変わりなく、まだ漏れ電流を十分に防ぐことはできな
かった。したがって、得られる薄膜トランジスタの特性
は図２３のｃ曲線にしめしたようなものであり、曲線
ｂ、ａに比較し改善されているものの不十分であった。
【００２１】第５の問題点は、図２３の曲線ｃに示した
ように改善された特性が得られる第５の従来例は、イオ
ン注入工程の他にプラズマドーピングなどと併用した水
素プラズマアニール工程を施す必要性があり工程増加の
欠点があった。これは、イオン注入によりデバイスにダ
メージを誘発しているためで、その修復工程が必要なた
めであった。
ように改善された特性が得られる第５の従来例は、イオ
ン注入工程の他にプラズマドーピングなどと併用した水
素プラズマアニール工程を施す必要性があり工程増加の
欠点があった。これは、イオン注入によりデバイスにダ
メージを誘発しているためで、その修復工程が必要なた
めであった。
【００２２】本発明の目的は、薄膜トランジスタのオフ
特性や信頼性および歩留まりなどを損なうことのない、
簡易な構造及び製造方法を提供することにある。
特性や信頼性および歩留まりなどを損なうことのない、
簡易な構造及び製造方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明の薄膜トランジス
タは、半導体薄膜、前記半導体薄膜の表面を被覆するゲ
ート絶縁膜、前記半導体膜を前記ゲート絶縁膜を介して
選択的に被覆するゲート電極並びに前記半導体薄膜の裏
面に設けられたソース電極及びドレイン電極を含む積層
構造体と、前記積層構造体を搭載する基板とを有する薄
膜トランジスタにおいて、前記半導体膜のソース電極・
ドレイン電極間領域であるバックチャネル部にリン及び
ボロンが混在して高抵抗化された領域を有しているとい
うものである。
タは、半導体薄膜、前記半導体薄膜の表面を被覆するゲ
ート絶縁膜、前記半導体膜を前記ゲート絶縁膜を介して
選択的に被覆するゲート電極並びに前記半導体薄膜の裏
面に設けられたソース電極及びドレイン電極を含む積層
構造体と、前記積層構造体を搭載する基板とを有する薄
膜トランジスタにおいて、前記半導体膜のソース電極・
ドレイン電極間領域であるバックチャネル部にリン及び
ボロンが混在して高抵抗化された領域を有しているとい
うものである。
【００２４】ここで、半導体薄膜が裏面側に配置された
ｎ+ 型半導体層を有する２層膜でなり、前記ｎ+ 型半導
体層に接触してボロシリケートガラスが設けられそれに
よってバックチャネル部が高抵抗化されるようにするこ
とができる。
ｎ+ 型半導体層を有する２層膜でなり、前記ｎ+ 型半導
体層に接触してボロシリケートガラスが設けられそれに
よってバックチャネル部が高抵抗化されるようにするこ
とができる。
【００２５】あるいは、半導体薄膜の裏面にリンドープ
層又はリン拡散層が設けられ、前記リンドープ層又はリ
ン拡散層に接触してボロシリケートガラスが設けられそ
れによってバックチャネル部が高抵抗化されるようにし
てもよい。
層又はリン拡散層が設けられ、前記リンドープ層又はリ
ン拡散層に接触してボロシリケートガラスが設けられそ
れによってバックチャネル部が高抵抗化されるようにし
てもよい。
【００２６】薄膜トランジスタは、ゲート電極が基板表
面を被覆して積極構造体が設けられている逆スタガード
型でもよいし、ソース電極、ドレイン電極及び半導体薄
膜の裏面が基板表面を被覆して積層構造体が設けられて
いる順スタガード型でもよい。
面を被覆して積極構造体が設けられている逆スタガード
型でもよいし、ソース電極、ドレイン電極及び半導体薄
膜の裏面が基板表面を被覆して積層構造体が設けられて
いる順スタガード型でもよい。
【００２７】更に、順スタガード型の場合、表面部にボ
ロシリケートガラス膜を有する基板の前記ボロシリケー
トガラス膜が半導体薄膜の裏面に接触するようにするこ
とができる。
ロシリケートガラス膜を有する基板の前記ボロシリケー
トガラス膜が半導体薄膜の裏面に接触するようにするこ
とができる。
【００２８】本発明第１の薄膜トランジスタの製造方法
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層とｎ
+ 型半導体層との３層が順次に推積され、パターニング
により前記ｎ+ 型半導体層とノンドープ半導体層との２
層が一体に順次エッチングされ島状に薄膜トランジスタ
部が分離形成される工程と、その後、ソース・ドレイン
電極用導電膜が推積され、パターニングにより該導電膜
がエッチングされ、ソース電極とドレイン電極とが形成
される工程と、その後、前記ｎ+ 型半導体層が露出した
ソース・ドレイン電極間のバックチャネル部を少なくと
も含む領域表面が、ボロンハライドガスを含む雰囲気に
よるプラズマに曝されて、ボロンがドーピングさて、リ
ンとボロンとの混在する領域が形成される工程とを有す
るというものである。
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層とｎ
+ 型半導体層との３層が順次に推積され、パターニング
により前記ｎ+ 型半導体層とノンドープ半導体層との２
層が一体に順次エッチングされ島状に薄膜トランジスタ
部が分離形成される工程と、その後、ソース・ドレイン
電極用導電膜が推積され、パターニングにより該導電膜
がエッチングされ、ソース電極とドレイン電極とが形成
される工程と、その後、前記ｎ+ 型半導体層が露出した
ソース・ドレイン電極間のバックチャネル部を少なくと
も含む領域表面が、ボロンハライドガスを含む雰囲気に
よるプラズマに曝されて、ボロンがドーピングさて、リ
ンとボロンとの混在する領域が形成される工程とを有す
るというものである。
【００２９】本発明第２の薄膜トランジスタの製造方法
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、基板上に酸化
シリコン膜もしくは窒化シリコン膜の１層が形成される
工程と、その後、前記酸化シリコン膜もしくは窒化シリ
コン膜の表面が、ボロンハライドガスを含む雰囲気によ
るプラズマに曝されて、ボロンを含有するボロンドープ
表面層が形成される工程と、その後、ソース・ドレイン
電極用導電膜が推積され、パターニングによりソース電
極およびドレイン電極が形成される工程と、その後、前
記ソース・ドレイン電極表面および、露出した前記酸化
シリコン膜もしくは窒化シリコン膜表面が、フォスフィ
ンガスを含む雰囲気のプラズマに曝されて、それらの表
面にリンがドープされる工程と、その後、ノンドープ半
導体層とゲート絶縁膜とゲート電極の導電層との３層が
順次に推積され、パターニングにより該３層がそれぞれ
順次エッチングされる工程とを有するというものであ
る。
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、基板上に酸化
シリコン膜もしくは窒化シリコン膜の１層が形成される
工程と、その後、前記酸化シリコン膜もしくは窒化シリ
コン膜の表面が、ボロンハライドガスを含む雰囲気によ
るプラズマに曝されて、ボロンを含有するボロンドープ
表面層が形成される工程と、その後、ソース・ドレイン
電極用導電膜が推積され、パターニングによりソース電
極およびドレイン電極が形成される工程と、その後、前
記ソース・ドレイン電極表面および、露出した前記酸化
シリコン膜もしくは窒化シリコン膜表面が、フォスフィ
ンガスを含む雰囲気のプラズマに曝されて、それらの表
面にリンがドープされる工程と、その後、ノンドープ半
導体層とゲート絶縁膜とゲート電極の導電層との３層が
順次に推積され、パターニングにより該３層がそれぞれ
順次エッチングされる工程とを有するというものであ
る。
【００３０】本発明第３の薄膜トランジスタの製造方法
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層とｎ
+ 型半導体層とノンドープ半導体層との２層が一体に順
次エッチングされ島状に薄膜トランジスタ部が分離形成
される工程と、その後、ソース・ドレイン電極用導電膜
が推積され、パターニングにより該導電膜がエッチング
され、ソース電極とドレイン電極とが形成される工程
と、その後、前記ｎ+ 型半導体層が露出したソース・ド
レイン電極間のバックチャネル部上少なくとも含む領域
にボロシリケートガラス膜が推積され、パターニングに
より少なくとも前記バックチャネル部上に残される工程
と、その後、不透明膜が推積され、パターニングにより
前記バックチャネル部の上部を少なくとも覆う領域に遮
光膜として残される工程とを有するというものである。
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層とｎ
+ 型半導体層とノンドープ半導体層との２層が一体に順
次エッチングされ島状に薄膜トランジスタ部が分離形成
される工程と、その後、ソース・ドレイン電極用導電膜
が推積され、パターニングにより該導電膜がエッチング
され、ソース電極とドレイン電極とが形成される工程
と、その後、前記ｎ+ 型半導体層が露出したソース・ド
レイン電極間のバックチャネル部上少なくとも含む領域
にボロシリケートガラス膜が推積され、パターニングに
より少なくとも前記バックチャネル部上に残される工程
と、その後、不透明膜が推積され、パターニングにより
前記バックチャネル部の上部を少なくとも覆う領域に遮
光膜として残される工程とを有するというものである。
【００３１】本発明第４の薄膜トランジスタの製造方法
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層とｎ
+ 型半導体層とソース・ドレイン電極用の１層目の導電
膜との４層が順次に推積され、パターニングにより該導
電膜とｎ+ 型半導体層とノンドープ半導体層との３層が
一体に順次エッチングされ島状に薄膜トランジスタ部が
分離形成される工程と、その後、透明導電膜が推積さ
れ、パターニングにより該透明導電膜がエッチングさ
れ、２層目ドレイン電極と、表示電極と一体となった２
層目ソース電極が形成され、前記透明導電膜がエッチン
グされた結果露出した、１層目ソース・ドレイン間の導
電膜が、前記透明導電膜がエッチングされたのと同一の
マスクによりエッチングされて、１層目ソース電極およ
び１層目ドレイン電極が形成される工程と、その後、前
記ｎ+型半導体層が露出したソース・ドレイン電極間の
バックチャネル部を少なくとも含む領域にボロシリケー
トガラス膜と遮光膜用の不透明膜との２層が順次に推積
され、パターニングにより少なくとも前記バックチャネ
ル部上に遮光膜で被覆されたボロシリケートガラス膜が
残される工程とを有するというものである。
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層とｎ
+ 型半導体層とソース・ドレイン電極用の１層目の導電
膜との４層が順次に推積され、パターニングにより該導
電膜とｎ+ 型半導体層とノンドープ半導体層との３層が
一体に順次エッチングされ島状に薄膜トランジスタ部が
分離形成される工程と、その後、透明導電膜が推積さ
れ、パターニングにより該透明導電膜がエッチングさ
れ、２層目ドレイン電極と、表示電極と一体となった２
層目ソース電極が形成され、前記透明導電膜がエッチン
グされた結果露出した、１層目ソース・ドレイン間の導
電膜が、前記透明導電膜がエッチングされたのと同一の
マスクによりエッチングされて、１層目ソース電極およ
び１層目ドレイン電極が形成される工程と、その後、前
記ｎ+型半導体層が露出したソース・ドレイン電極間の
バックチャネル部を少なくとも含む領域にボロシリケー
トガラス膜と遮光膜用の不透明膜との２層が順次に推積
され、パターニングにより少なくとも前記バックチャネ
ル部上に遮光膜で被覆されたボロシリケートガラス膜が
残される工程とを有するというものである。
【００３２】本発明第５の薄膜トランジスタの製造方法
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層との
２層が順次に推積され、パターニングにより該ノンドー
プ半導体層の１層がエッチングされ、島状に薄膜トラン
ジスタ部が分離形成される工程と、その後、前記ノンド
ープ半導体層が、フォスフィンガスを含む雰囲気のプラ
ズマに曝されて、表面にリンがドープされる工程と、そ
の後、ソース・ドレイン電極用の導電膜が推積され、パ
ターニングにより該導電膜がエッチングされ、ソース電
極とドレイン電極とが形成される工程と、その後、前記
リンドープ層が露出したソース・ドレイン電極間のバッ
クチャネル部を少なくとも含む領域にボロシリケートガ
ラス膜とシリコンナイトライド膜と遮光膜用の不透明膜
との３層が順次に推積され、パターニングにより前記バ
ックチャネル部上前記３層が残される工程とを有すると
いうものである。
は、下部電極がゲート電極として形成される逆スタガー
ド薄膜トランジスタの製造方法において、ゲート電極が
形成された後、ゲート絶縁膜とノンドープ半導体層との
２層が順次に推積され、パターニングにより該ノンドー
プ半導体層の１層がエッチングされ、島状に薄膜トラン
ジスタ部が分離形成される工程と、その後、前記ノンド
ープ半導体層が、フォスフィンガスを含む雰囲気のプラ
ズマに曝されて、表面にリンがドープされる工程と、そ
の後、ソース・ドレイン電極用の導電膜が推積され、パ
ターニングにより該導電膜がエッチングされ、ソース電
極とドレイン電極とが形成される工程と、その後、前記
リンドープ層が露出したソース・ドレイン電極間のバッ
クチャネル部を少なくとも含む領域にボロシリケートガ
ラス膜とシリコンナイトライド膜と遮光膜用の不透明膜
との３層が順次に推積され、パターニングにより前記バ
ックチャネル部上前記３層が残される工程とを有すると
いうものである。
【００３３】本発明第６の薄膜トランジスタの製造方法
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、ボロシリケー
トガラスでなる基板上に、透明導電膜とソース・ドレイ
ン電極用の金属膜との２層からなる一対の電極が一定間
隔で対向して形成される工程と、その後、ｎ+ 型半導体
層とノンドープ半導体層とゲート絶縁膜とゲート電極用
の導電膜の４層が順次に推積され、パターニングにより
該４層、および金属膜が、それぞれ同一マスクで順次エ
ッチングされて、前記一対の電極間のバックチャネル部
にｎ+ 型半導体層が残った状態で、島状の薄膜トランジ
スタ部が分離形成される工程を有するというものであ
る。
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、ボロシリケー
トガラスでなる基板上に、透明導電膜とソース・ドレイ
ン電極用の金属膜との２層からなる一対の電極が一定間
隔で対向して形成される工程と、その後、ｎ+ 型半導体
層とノンドープ半導体層とゲート絶縁膜とゲート電極用
の導電膜の４層が順次に推積され、パターニングにより
該４層、および金属膜が、それぞれ同一マスクで順次エ
ッチングされて、前記一対の電極間のバックチャネル部
にｎ+ 型半導体層が残った状態で、島状の薄膜トランジ
スタ部が分離形成される工程を有するというものであ
る。
【００３４】本発明の第７の薄膜トランジスタの製造方
法は、上部電極がゲート電極として形成される順スタガ
ード薄膜トランジスタの製造方法において、基板上にボ
ロシリケートガラス膜とソース・ドレイン電極用の導電
膜との２層膜が推積され、パターニングにより導電膜１
層がエッチングされてソース電極およびドレイン電極が
形成される工程と、その後、ｎ+ 型半導体層とノンドー
プ半導体層とゲート絶縁膜との３層が推積され、パター
ニングによりそれぞれ同一マスクで順次エッチングされ
て、ソース・ドレイン間のバックチャネル部にｎ+ 型半
導体層が残った状態で、島状の薄膜トランジスタ部が分
離形成される工程と、その後、ゲート電極用の導電膜が
推積され、パターニングにより前記島状ゲート絶縁膜の
形状より小さいゲート電極が形成される工程とを有する
というものである。
法は、上部電極がゲート電極として形成される順スタガ
ード薄膜トランジスタの製造方法において、基板上にボ
ロシリケートガラス膜とソース・ドレイン電極用の導電
膜との２層膜が推積され、パターニングにより導電膜１
層がエッチングされてソース電極およびドレイン電極が
形成される工程と、その後、ｎ+ 型半導体層とノンドー
プ半導体層とゲート絶縁膜との３層が推積され、パター
ニングによりそれぞれ同一マスクで順次エッチングされ
て、ソース・ドレイン間のバックチャネル部にｎ+ 型半
導体層が残った状態で、島状の薄膜トランジスタ部が分
離形成される工程と、その後、ゲート電極用の導電膜が
推積され、パターニングにより前記島状ゲート絶縁膜の
形状より小さいゲート電極が形成される工程とを有する
というものである。
【００３５】本発明第８の薄膜トランジスタの製造方法
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、ボロシリケー
トガラス基板上にソース電極およびドレイン電極が形成
された後、フォスフィンガスを含む雰囲気のプラズマに
曝されて、前記基板および電極表面にリンがドープされ
る工程と、その後、ノンドープ半導体層とゲート絶縁膜
とゲート電極用の導電膜との３層が順次に推積されると
ともに、前記ノンドープ層に前記リンの拡散層が形成さ
れ、パターニングにより前記３層がそれぞれ同一マスク
で順次エッチングされて、ソース・ドレイン間のバック
チャネル部にリン拡散層が残った状態で、島状の薄膜ト
ランジスタ部が分離形成される工程と、その後、ボロシ
リケートガラス膜が推積され、前記島状の薄膜トランジ
スタ部に保護膜が形成される工程を有するというもので
ある。
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、ボロシリケー
トガラス基板上にソース電極およびドレイン電極が形成
された後、フォスフィンガスを含む雰囲気のプラズマに
曝されて、前記基板および電極表面にリンがドープされ
る工程と、その後、ノンドープ半導体層とゲート絶縁膜
とゲート電極用の導電膜との３層が順次に推積されると
ともに、前記ノンドープ層に前記リンの拡散層が形成さ
れ、パターニングにより前記３層がそれぞれ同一マスク
で順次エッチングされて、ソース・ドレイン間のバック
チャネル部にリン拡散層が残った状態で、島状の薄膜ト
ランジスタ部が分離形成される工程と、その後、ボロシ
リケートガラス膜が推積され、前記島状の薄膜トランジ
スタ部に保護膜が形成される工程を有するというもので
ある。
【００３６】本発明第９の薄膜トランジスタの製造方法
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、基板上に遮光
膜が形成された後、第１のボロシリケートガラス膜とソ
ース・ドレイン電極の導電膜の２層膜が推積され、パタ
ーニングにより導電膜１層がエッチングされてソース電
極およびドレイン電極が形成される工程と、その後、フ
ォスフィンガスを含む雰囲気のプラズマに曝されて、前
記ボロシリケートガラス膜および電極表面にリンがドー
プされる工程と、その後、ノンドープ半導体層とゲート
絶縁膜との２層が推積されるとともに、前記ノンドープ
層に前記リンの拡散層が形成され、パターニングにより
前記２層が、それぞれ同一マスクで順次エッチングされ
て、ソース・ドレイン間のバックチャネル部にリン拡散
層が残った状態で、島状の薄膜トランジスタ部が分離形
成される工程と、その後、第２のボロシリケートガラス
膜が推積されパターニングにより前記島状の薄膜トラン
ジスタ部に保護膜が形成される工程と、その後、ゲート
電極用の導電膜が推積され、パターニングによりゲート
電極が形成される工程を有するというものである。
は、上部電極がゲート電極として形成される順スタガー
ド薄膜トランジスタの製造方法において、基板上に遮光
膜が形成された後、第１のボロシリケートガラス膜とソ
ース・ドレイン電極の導電膜の２層膜が推積され、パタ
ーニングにより導電膜１層がエッチングされてソース電
極およびドレイン電極が形成される工程と、その後、フ
ォスフィンガスを含む雰囲気のプラズマに曝されて、前
記ボロシリケートガラス膜および電極表面にリンがドー
プされる工程と、その後、ノンドープ半導体層とゲート
絶縁膜との２層が推積されるとともに、前記ノンドープ
層に前記リンの拡散層が形成され、パターニングにより
前記２層が、それぞれ同一マスクで順次エッチングされ
て、ソース・ドレイン間のバックチャネル部にリン拡散
層が残った状態で、島状の薄膜トランジスタ部が分離形
成される工程と、その後、第２のボロシリケートガラス
膜が推積されパターニングにより前記島状の薄膜トラン
ジスタ部に保護膜が形成される工程と、その後、ゲート
電極用の導電膜が推積され、パターニングによりゲート
電極が形成される工程を有するというものである。
【００３７】ソース電極およびドレイン電極と半導体薄
膜とのオーミック接触をとるためｎ+ 型半導体層、リン
ドープ層又はリン拡散層を活性層全面に設ける場合、バ
ックチャネル部をボロンなどのｐ型不純物をドーピング
して補償し高抵抗化する。
膜とのオーミック接触をとるためｎ+ 型半導体層、リン
ドープ層又はリン拡散層を活性層全面に設ける場合、バ
ックチャネル部をボロンなどのｐ型不純物をドーピング
して補償し高抵抗化する。
【００３８】バックチャネル部をボロンハライドガスを
含むプラズマに曝すか、ＢＳＧ膜もしくはＢＳＧ基板に
接触して形成することによって実現できる。
含むプラズマに曝すか、ＢＳＧ膜もしくはＢＳＧ基板に
接触して形成することによって実現できる。
【００３９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００４０】図１は、本発明の第１の実施の形態の逆ス
タガード型の薄膜トランジスタを示す断面図である。
タガード型の薄膜トランジスタを示す断面図である。
【００４１】石英ガラスでなる基板１００上にＣｒ膜
（２００ｎｍ厚）がパターニングされたゲート電極１０
２が設けられ、３００ｎｍ厚さの窒化シリコン（ＳｉＮ
x ）膜がゲート絶縁膜１０３として設けられ、ゲート電
極１０２と対向する位置に積層された３０ｎｍ厚のノン
ドープ水素化アモルファスＳｉ層（以下ノンドープａ−
Ｓｉ：Ｈ層と記す）１０４Ａと５ｎｍ厚のｎ+ 型ａ−Ｓ
ｉ：Ｈ層１０５Ａとが薄膜トランジスタ部として島状に
パターニングされて設けられ、Ａｌ膜（５００ｎｍ厚）
がパターニングされてソース電極１０７とドレイン電極
１０６がそれぞれ設けられ、ゲート電極１０２と対向す
るバックチャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０
５Ａにはボロンも導入され、リン・ボロン混在領域５５
５となっている。
（２００ｎｍ厚）がパターニングされたゲート電極１０
２が設けられ、３００ｎｍ厚さの窒化シリコン（ＳｉＮ
x ）膜がゲート絶縁膜１０３として設けられ、ゲート電
極１０２と対向する位置に積層された３０ｎｍ厚のノン
ドープ水素化アモルファスＳｉ層（以下ノンドープａ−
Ｓｉ：Ｈ層と記す）１０４Ａと５ｎｍ厚のｎ+ 型ａ−Ｓ
ｉ：Ｈ層１０５Ａとが薄膜トランジスタ部として島状に
パターニングされて設けられ、Ａｌ膜（５００ｎｍ厚）
がパターニングされてソース電極１０７とドレイン電極
１０６がそれぞれ設けられ、ゲート電極１０２と対向す
るバックチャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０
５Ａにはボロンも導入され、リン・ボロン混在領域５５
５となっている。
【００４２】次に、第１の実施の形態の製造方法につい
て説明する。図２（ａ）に示すように、基板１００の表
面にゲート電極１０２がパターニングされた後、ゲート
絶縁膜１０３として窒化シリコン膜が３００ｎｍ厚、ノ
ンドープａ−Ｓｉ：Ｈ層１０４Ａが３００ｎｍ厚及びリ
ンをドープしたｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａが５ｎｍ
厚それぞれ順次にプラズマＣＶＤ法で推積される。次
に、薄膜トランジスタ部を島状分離するためのフォトレ
ジスト膜７５０が形成され、ドライエッチを用いてｎ+
型ａ−Ｓｉ：Ｈ層１０５Ａとノンドープａ−Ｓｉ：Ｈ層
が３００ｎｍ厚及びリンをドープしたｎ+ 型ａ−Ｓｉ：
Ｈ層１０４Ａがエッチングされてパターニングされ、レ
ジスト膜７５０は除去される。
て説明する。図２（ａ）に示すように、基板１００の表
面にゲート電極１０２がパターニングされた後、ゲート
絶縁膜１０３として窒化シリコン膜が３００ｎｍ厚、ノ
ンドープａ−Ｓｉ：Ｈ層１０４Ａが３００ｎｍ厚及びリ
ンをドープしたｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａが５ｎｍ
厚それぞれ順次にプラズマＣＶＤ法で推積される。次
に、薄膜トランジスタ部を島状分離するためのフォトレ
ジスト膜７５０が形成され、ドライエッチを用いてｎ+
型ａ−Ｓｉ：Ｈ層１０５Ａとノンドープａ−Ｓｉ：Ｈ層
が３００ｎｍ厚及びリンをドープしたｎ+ 型ａ−Ｓｉ：
Ｈ層１０４Ａがエッチングされてパターニングされ、レ
ジスト膜７５０は除去される。
【００４３】次に、図２（ｂ）に示すように、ソース・
ドレイン電極用にＡｌ膜が５００ｎｍ厚にスパッタ法で
推積され、ソース電極１０７とドレイン電極１０６とに
パターニングするためのフォトレジスト膜７６０が形成
され、Ａｌエッチャントを用いてウエットエッチングさ
れ、それぞれの電極（１０６，１０７）がパターニング
され、レジスト膜７６０は除去される。同時にバックチ
ャネル部２０４にｎ+型ａ−Ｓｉ：Ｈ層１０５Ａが露出
する。
ドレイン電極用にＡｌ膜が５００ｎｍ厚にスパッタ法で
推積され、ソース電極１０７とドレイン電極１０６とに
パターニングするためのフォトレジスト膜７６０が形成
され、Ａｌエッチャントを用いてウエットエッチングさ
れ、それぞれの電極（１０６，１０７）がパターニング
され、レジスト膜７６０は除去される。同時にバックチ
ャネル部２０４にｎ+型ａ−Ｓｉ：Ｈ層１０５Ａが露出
する。
【００４４】次に、図２（ｃ）に示すように、平行平板
型のプラズマ装置を用いて、基板が２５０℃に設定さ
れ、ボロンハライドガス（Ｂ2 Ｈ6 ガス）を０．３％含
有するＡｒガスをガス圧力２０Ｐａに保つように真空排
気しながら、１３．５６ＭＨｚ，０．３Ｗ／ｃｍ2 の高
周波電力でＢ2 Ｈ6 プラズマを発生させ、基板の表面が
４分間曝されてボロンがドーピングされた。これにより
バックチャネル部２０４にリン・ボロン混在領域５５５
が形成される。
型のプラズマ装置を用いて、基板が２５０℃に設定さ
れ、ボロンハライドガス（Ｂ2 Ｈ6 ガス）を０．３％含
有するＡｒガスをガス圧力２０Ｐａに保つように真空排
気しながら、１３．５６ＭＨｚ，０．３Ｗ／ｃｍ2 の高
周波電力でＢ2 Ｈ6 プラズマを発生させ、基板の表面が
４分間曝されてボロンがドーピングされた。これにより
バックチャネル部２０４にリン・ボロン混在領域５５５
が形成される。
【００４５】なお、レジスト膜７６０はボロンのプラズ
マドーピングを実施した後で、除去することもでき、表
面クリーニングと兼ねられる。用いた平行平板型プラズ
マ装置は一般的なもので良く、保護膜形成のためのプラ
ズマＣＶＤ装置やドライエッチング装置と兼用でも実施
できる。保護膜形成直前に同一装置内で実施したり、ソ
ース・ドレイン電極を形成するドライエッチング後に一
旦排気後、プラズマドーピング条件に設定して実施する
ことができる。このため、簡易な工程により、露出した
ｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａ表面をジボランプラズマ
に曝してボロンをドープすることにより、リン・ボロン
混在領域５５５にできる。また、ｎ+ 型ａ−Ｓｉ：Ｈ層
１０５Ａはせいぜい２０ｎｍ好ましくは５ｎｍ前後であ
り、１〜１０分程度のプラズマドーピングによりその厚
さまでリン・ボロン混在領域とすることができる。
マドーピングを実施した後で、除去することもでき、表
面クリーニングと兼ねられる。用いた平行平板型プラズ
マ装置は一般的なもので良く、保護膜形成のためのプラ
ズマＣＶＤ装置やドライエッチング装置と兼用でも実施
できる。保護膜形成直前に同一装置内で実施したり、ソ
ース・ドレイン電極を形成するドライエッチング後に一
旦排気後、プラズマドーピング条件に設定して実施する
ことができる。このため、簡易な工程により、露出した
ｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａ表面をジボランプラズマ
に曝してボロンをドープすることにより、リン・ボロン
混在領域５５５にできる。また、ｎ+ 型ａ−Ｓｉ：Ｈ層
１０５Ａはせいぜい２０ｎｍ好ましくは５ｎｍ前後であ
り、１〜１０分程度のプラズマドーピングによりその厚
さまでリン・ボロン混在領域とすることができる。
【００４６】ボロンの濃度分布は奥に向かって減少して
いるが、ｎ+ 型ａ−Ｓｉ：Ｈ層がバックチャネル部２０
４に存在しリン・ボロン混在領域のない場合に比較し薄
膜トランジスタの特性は著しく改善される。例えば、特
性比較を示した図２３の曲線ｂに示すような従来の特性
が、曲線ｄに示すような特性となり、オフ特性領域のコ
ブ状が見られない顕著な改善となる。さらに、用いる製
造装置は一般的なもので良く、工程条件設定も容易であ
るので再現性が良いため歩留りが良い。更に、長期的に
特性が安定し信頼性も向上した。これは、バックチャネ
ル部に高抵抗化されたリン・ボロン混在領域があるため
である。また、従来のようにｎ+ 型ａ−Ｓｉ：Ｈ層のま
まの表面より表面漏れ電流が抑えられている。よって、
バックチャネル部に特別な保護膜を設けずに実用する事
もできる。
いるが、ｎ+ 型ａ−Ｓｉ：Ｈ層がバックチャネル部２０
４に存在しリン・ボロン混在領域のない場合に比較し薄
膜トランジスタの特性は著しく改善される。例えば、特
性比較を示した図２３の曲線ｂに示すような従来の特性
が、曲線ｄに示すような特性となり、オフ特性領域のコ
ブ状が見られない顕著な改善となる。さらに、用いる製
造装置は一般的なもので良く、工程条件設定も容易であ
るので再現性が良いため歩留りが良い。更に、長期的に
特性が安定し信頼性も向上した。これは、バックチャネ
ル部に高抵抗化されたリン・ボロン混在領域があるため
である。また、従来のようにｎ+ 型ａ−Ｓｉ：Ｈ層のま
まの表面より表面漏れ電流が抑えられている。よって、
バックチャネル部に特別な保護膜を設けずに実用する事
もできる。
【００４７】なお、この薄膜トランジスタの構造の場
合、図１６に示すような従来構造と比較し、成膜やフォ
トリソグラフィーによるパターニング工程の増加はな
い。プラズマドーピングは全面の表面処理的なもので、
簡便に実施できる。一般的にパッシベーション膜を形成
することも多いが、その場合はプラズマＣＶＤ（化学気
相成長）法を用いた成膜時の初期にシラン（ＳｉＨ4 ）
を導入せずにジボラン（Ｂ3 Ｈ6 ）を含む雰囲気のプラ
ズマ放電により実施出来る。
合、図１６に示すような従来構造と比較し、成膜やフォ
トリソグラフィーによるパターニング工程の増加はな
い。プラズマドーピングは全面の表面処理的なもので、
簡便に実施できる。一般的にパッシベーション膜を形成
することも多いが、その場合はプラズマＣＶＤ（化学気
相成長）法を用いた成膜時の初期にシラン（ＳｉＨ4 ）
を導入せずにジボラン（Ｂ3 Ｈ6 ）を含む雰囲気のプラ
ズマ放電により実施出来る。
【００４８】本発明の第１の実施の形態によれば、オ−
ミックコンタクト用のｎ+ 型ａ−Ｓｉ：Ｈ層のバックチ
ャネル部に直接的にジボラン（Ｂ2 Ｈ6 ）などのボロン
ハライドガスを含むプラズマによりボロン（Ｂ）ドーピ
ングすることにより、リンをボロンで補償（コンペンセ
ーション）してリン・ボロン混在領域に変換して高抵抗
化できる。従って、ドレイン漏れ電流を抑えることがで
きる。
ミックコンタクト用のｎ+ 型ａ−Ｓｉ：Ｈ層のバックチ
ャネル部に直接的にジボラン（Ｂ2 Ｈ6 ）などのボロン
ハライドガスを含むプラズマによりボロン（Ｂ）ドーピ
ングすることにより、リンをボロンで補償（コンペンセ
ーション）してリン・ボロン混在領域に変換して高抵抗
化できる。従って、ドレイン漏れ電流を抑えることがで
きる。
【００４９】以上、逆スタガード型について説明した
が、順スタガード型の場合は、表面部が酸化シリコン又
は窒化シリコンでなる基板をＢ2 Ｈ6 プラズマに曝して
ボロンをドーピングした後に、クロム膜又はＩＴＯ膜を
被着しパターニングしてソース電極及びドレイン電極及
びドレイン電極を形成し、ｎ+ 型ａ−Ｓｉ：Ｈ層及びノ
ンドープａ−Ｓｉ：Ｈ層を推積しパターニングし、ゲー
ト絶縁膜を形成し、ゲート電極を形成すればよいのであ
る。
が、順スタガード型の場合は、表面部が酸化シリコン又
は窒化シリコンでなる基板をＢ2 Ｈ6 プラズマに曝して
ボロンをドーピングした後に、クロム膜又はＩＴＯ膜を
被着しパターニングしてソース電極及びドレイン電極及
びドレイン電極を形成し、ｎ+ 型ａ−Ｓｉ：Ｈ層及びノ
ンドープａ−Ｓｉ：Ｈ層を推積しパターニングし、ゲー
ト絶縁膜を形成し、ゲート電極を形成すればよいのであ
る。
【００５０】図３は、本発明の第２の実施の形態の順ス
タガード型の薄膜トランジスタを示す断面図である。
タガード型の薄膜トランジスタを示す断面図である。
【００５１】図３において、ソーダライムガラスを用い
た基板１００上にＳｉＯx 膜２２９（窒化シリコン膜で
もよい）が４００ｎｍ厚さに推積されて形成され、ＩＴ
Ｏ膜が１００ｎｍ厚さに推積され、パターニングされて
表示電極１１７と一体になったソース電極１０７とドレ
イン電極１０６が形成される。ソース電極１０７、ドレ
イン電極１０６及びこれらに挟まれた領域に重なって２
０ｎｍ厚のノンドープａ−Ｓｉ：Ｈ層１０４Ａと２００
ｎｍ厚の窒化シリコン（ＳｉＮx ）膜でなるゲート絶縁
膜１０３と２５０ｎｍ厚のＭｏでなるゲート電極１０２
とが積層されて設けられ、島状の薄膜トランジスタ部に
パターニングされて形成されており、かつ、ＳｉＯx 膜
２２９の上部界面にはボロン拡散層１５５が設けられ、
ノンドープａ−Ｓｉ：Ｈ層下部界面にはリン拡散層４４
５が設けられ、バックチャネル部２０４にはリン・ボロ
ン混在領域５５５が設けられている。
た基板１００上にＳｉＯx 膜２２９（窒化シリコン膜で
もよい）が４００ｎｍ厚さに推積されて形成され、ＩＴ
Ｏ膜が１００ｎｍ厚さに推積され、パターニングされて
表示電極１１７と一体になったソース電極１０７とドレ
イン電極１０６が形成される。ソース電極１０７、ドレ
イン電極１０６及びこれらに挟まれた領域に重なって２
０ｎｍ厚のノンドープａ−Ｓｉ：Ｈ層１０４Ａと２００
ｎｍ厚の窒化シリコン（ＳｉＮx ）膜でなるゲート絶縁
膜１０３と２５０ｎｍ厚のＭｏでなるゲート電極１０２
とが積層されて設けられ、島状の薄膜トランジスタ部に
パターニングされて形成されており、かつ、ＳｉＯx 膜
２２９の上部界面にはボロン拡散層１５５が設けられ、
ノンドープａ−Ｓｉ：Ｈ層下部界面にはリン拡散層４４
５が設けられ、バックチャネル部２０４にはリン・ボロ
ン混在領域５５５が設けられている。
【００５２】このリン・ボロン混在領域５５５はＳｉＯ
x 膜の上面にプラズマドーピングにより設けられたボロ
ンドープ層１５５にソース電極１０７とドレイン電極１
０６間において再度プラズマドーピングによりリンが導
入された拡散層からノンドープａ−Ｓｉ：Ｈ層への拡散
により形成される。これらのプラズマドーピングによ
り、リン及びボロンはほぼ同程度で１００ｎｍ以下好ま
しくは１０ｎｍ前後の深さに拡散でき、リン拡散層４４
５によるオーミック接触の達成と、バックチャネル部の
リンによる補償とがそれぞれ達成できる。
x 膜の上面にプラズマドーピングにより設けられたボロ
ンドープ層１５５にソース電極１０７とドレイン電極１
０６間において再度プラズマドーピングによりリンが導
入された拡散層からノンドープａ−Ｓｉ：Ｈ層への拡散
により形成される。これらのプラズマドーピングによ
り、リン及びボロンはほぼ同程度で１００ｎｍ以下好ま
しくは１０ｎｍ前後の深さに拡散でき、リン拡散層４４
５によるオーミック接触の達成と、バックチャネル部の
リンによる補償とがそれぞれ達成できる。
【００５３】次に、第２の実施の形態の製造方法につい
て説明する。
て説明する。
【００５４】図４（ａ）に示すように、ソーダライムガ
ラスを用いた基板１００上にＳｉＯx 膜２２９（窒化シ
リコン膜を形成してもよい）が２００ｎｍの厚さに推積
され、その表面がジボランガスプラズマに曝され、ボロ
ンドープ層１５５が形成される。ＳｉＯx 膜形成と同一
の装置を用い、成膜後、基板が３００℃に設定され、Ｂ
2 Ｈ6 ガスを０．２％含有するＡｒガスを１５Ｐａに保
つように真空排気しながら、１３．５６ＭＨｚ，０．３
Ｗ／ｃｍ2 の高周波電力でＢ2 Ｈ6 プラズマを発生さ
せ、推積直後のＳｉＯx 膜の表面を１０分間ジボランプ
ラズマに曝すことによってボロンドーピングされる。無
論、別の装置を用いても達成できる。別の装置でもプラ
ズマドーピング専用装置でなく、続くスパッタ成膜のた
めのスパッタ装置を用い、成膜前にプラズマドーピング
を実施できる。
ラスを用いた基板１００上にＳｉＯx 膜２２９（窒化シ
リコン膜を形成してもよい）が２００ｎｍの厚さに推積
され、その表面がジボランガスプラズマに曝され、ボロ
ンドープ層１５５が形成される。ＳｉＯx 膜形成と同一
の装置を用い、成膜後、基板が３００℃に設定され、Ｂ
2 Ｈ6 ガスを０．２％含有するＡｒガスを１５Ｐａに保
つように真空排気しながら、１３．５６ＭＨｚ，０．３
Ｗ／ｃｍ2 の高周波電力でＢ2 Ｈ6 プラズマを発生さ
せ、推積直後のＳｉＯx 膜の表面を１０分間ジボランプ
ラズマに曝すことによってボロンドーピングされる。無
論、別の装置を用いても達成できる。別の装置でもプラ
ズマドーピング専用装置でなく、続くスパッタ成膜のた
めのスパッタ装置を用い、成膜前にプラズマドーピング
を実施できる。
【００５５】次に図４（ｂ）に示すように、ＩＴＯ膜が
２００ｎｍ厚にスパッタ法で推積され、表示電極１１７
と一体になったソース電極１０７とドレイン電極１０６
とにパターニングされる。次にフォスフィン（ＰＨ3 ）
プラズマに曝されてリン拡散層４４５が形成される。フ
ォスフィンプラズマに曝す工程は、ＩＴＯ膜形成と同一
のスパッタ装置を用い、成膜後、基板が３２０℃に設定
され、フォスフィンガスを０．５％含有するＡｒガスを
圧力１０Ｐａに保つように真空排気しながら、１３．５
６ＭＨｚ，０．２５Ｗ／ｃｍ2 の高周波電力でフォスフ
ィンプラズマを発生させて、それぞれの膜の表面にリン
が２分間にわたってドーピングされる。無論、単独のプ
ラズマドーピング装置を用いても実施できるが、次に続
くプラズマＣＶＤ装置内で実施すれば半導体膜が連続し
て形成できるばかりでなく、より良好なオーミックコン
タクトが得られやすい。
２００ｎｍ厚にスパッタ法で推積され、表示電極１１７
と一体になったソース電極１０７とドレイン電極１０６
とにパターニングされる。次にフォスフィン（ＰＨ3 ）
プラズマに曝されてリン拡散層４４５が形成される。フ
ォスフィンプラズマに曝す工程は、ＩＴＯ膜形成と同一
のスパッタ装置を用い、成膜後、基板が３２０℃に設定
され、フォスフィンガスを０．５％含有するＡｒガスを
圧力１０Ｐａに保つように真空排気しながら、１３．５
６ＭＨｚ，０．２５Ｗ／ｃｍ2 の高周波電力でフォスフ
ィンプラズマを発生させて、それぞれの膜の表面にリン
が２分間にわたってドーピングされる。無論、単独のプ
ラズマドーピング装置を用いても実施できるが、次に続
くプラズマＣＶＤ装置内で実施すれば半導体膜が連続し
て形成できるばかりでなく、より良好なオーミックコン
タクトが得られやすい。
【００５６】同時にソース・ドレイン電極間のバックチ
ャネル部２０４に露出したＳｉＯx 膜表面もフォスフィ
ンプラズマに曝されるためリン拡散層４４５が形成され
るが、事前に形成されたボロンドープ層１５５中にリン
が取り込まれるため、結果的に混在領域５５５となる。
ャネル部２０４に露出したＳｉＯx 膜表面もフォスフィ
ンプラズマに曝されるためリン拡散層４４５が形成され
るが、事前に形成されたボロンドープ層１５５中にリン
が取り込まれるため、結果的に混在領域５５５となる。
【００５７】次に図４（ｃ）に示すように、ソース電極
１０７とドレイン電極１０６とに跨がる位置に、５０ｎ
ｍ厚のノンドープａ−Ｓｉ：Ｈ層１０４Ａと２５０ｎｍ
厚のＳｉＮx 膜（１０３）とをプラズマＣＶＤ法により
推積させ、１５０ｎｍ厚のＭｏ膜（ゲート電極１０２）
をスパッタにより推積し、レジスト膜７７０を設けて、
図３に示すように、島状の薄膜トランジスタ部をパター
ニングにより形成する。レジスト膜７７０を除去して薄
膜トランジスタが完成する。
１０７とドレイン電極１０６とに跨がる位置に、５０ｎ
ｍ厚のノンドープａ−Ｓｉ：Ｈ層１０４Ａと２５０ｎｍ
厚のＳｉＮx 膜（１０３）とをプラズマＣＶＤ法により
推積させ、１５０ｎｍ厚のＭｏ膜（ゲート電極１０２）
をスパッタにより推積し、レジスト膜７７０を設けて、
図３に示すように、島状の薄膜トランジスタ部をパター
ニングにより形成する。レジスト膜７７０を除去して薄
膜トランジスタが完成する。
【００５８】これら工程で積層され、パターニングさ
れ、適宜アニールされて、ＳｉＯx 膜上部界面にはボロ
ン拡散層１５５が設けられ、ノンドープａ−Ｓｉ：Ｈ層
下部界面にはリン拡散層４４５が設けられ、バックチャ
ネル部２０４にはリン・ボロン混在領域５５５が設けら
れる。
れ、適宜アニールされて、ＳｉＯx 膜上部界面にはボロ
ン拡散層１５５が設けられ、ノンドープａ−Ｓｉ：Ｈ層
下部界面にはリン拡散層４４５が設けられ、バックチャ
ネル部２０４にはリン・ボロン混在領域５５５が設けら
れる。
【００５９】オーミック接触のためのリンプラズマドー
ピングと、そのリンの補償のための、ボロンのプラズマ
ドーピングとの２回のプラズマドーピングを実施する
が、半導体膜（１０４Ａ）に直接ではなく、ＳｉＯx に
ドープしたのち半導体膜には拡散によって導入している
ので、イオン衝撃による損傷が無く、イオン注入法の場
合のように、別途の水素プラズマアニール工程が不要で
ある。
ピングと、そのリンの補償のための、ボロンのプラズマ
ドーピングとの２回のプラズマドーピングを実施する
が、半導体膜（１０４Ａ）に直接ではなく、ＳｉＯx に
ドープしたのち半導体膜には拡散によって導入している
ので、イオン衝撃による損傷が無く、イオン注入法の場
合のように、別途の水素プラズマアニール工程が不要で
ある。
【００６０】図１８で示す第３の従来例では、バックチ
ャネル部２０４にはリン拡散層１１５によるオーミック
接触層１４５がそのまま残ることになり、それが漏れ電
流の原因を生じさせていたが、本実施の形態のようにそ
のバックチャネル部２０４に再度ボロンをプラズマドー
ピングすることにより、リン・ボロン混在領域５５５に
でき、高抵抗化できる。この結果、得られる薄膜トラン
ジスタの特性は改善され、例えば、図２３の曲線ａに示
すような従来の特性が、曲線ｄに示すような特性とな
り、オフ特性領域は極めて改善される。さらに、用いる
装置が通常他の工程で用いられる装置と兼用ができ、工
程条件が一般的で容易なため、再現性が良く歩留まりが
良い。
ャネル部２０４にはリン拡散層１１５によるオーミック
接触層１４５がそのまま残ることになり、それが漏れ電
流の原因を生じさせていたが、本実施の形態のようにそ
のバックチャネル部２０４に再度ボロンをプラズマドー
ピングすることにより、リン・ボロン混在領域５５５に
でき、高抵抗化できる。この結果、得られる薄膜トラン
ジスタの特性は改善され、例えば、図２３の曲線ａに示
すような従来の特性が、曲線ｄに示すような特性とな
り、オフ特性領域は極めて改善される。さらに、用いる
装置が通常他の工程で用いられる装置と兼用ができ、工
程条件が一般的で容易なため、再現性が良く歩留まりが
良い。
【００６１】ガラス基板上に設けたＳｉＯx 膜は、一般
的には基板のＮａイオン等による汚染を防止する目的で
設けられるが、本実施の形態ではその目的を兼ねさら
に、プラズマドーピングのドープ層を効率よく形成する
のに設けている。とくにプラズマＣＶＤ法で形成したＳ
ｉＯx 膜には内部にＨを含めためにリンやボロンがドー
ピングされやすく効果的である。ガラス基板上に設けた
ＳｉＯx 膜はフォトリソグラフィーによるパターニング
工程は不要である利点もある。プラズマドーピングは全
面の表面処理的なもので、簡単に実施できる。また、例
えばＩＴＯ膜や金属膜をスパッタで推積させるとき、そ
のスパッタ装置内で、スパッタに先立ちプラズマドーピ
ングすることもできる。
的には基板のＮａイオン等による汚染を防止する目的で
設けられるが、本実施の形態ではその目的を兼ねさら
に、プラズマドーピングのドープ層を効率よく形成する
のに設けている。とくにプラズマＣＶＤ法で形成したＳ
ｉＯx 膜には内部にＨを含めためにリンやボロンがドー
ピングされやすく効果的である。ガラス基板上に設けた
ＳｉＯx 膜はフォトリソグラフィーによるパターニング
工程は不要である利点もある。プラズマドーピングは全
面の表面処理的なもので、簡単に実施できる。また、例
えばＩＴＯ膜や金属膜をスパッタで推積させるとき、そ
のスパッタ装置内で、スパッタに先立ちプラズマドーピ
ングすることもできる。
【００６２】本実施の形態において、表示電極１１７と
一体になったとソース電極１０７及びドレイン電極１０
６を形成してから直ちに（フォスフィンプラズマに曝す
ことなく）、厚さ５ｎｍのｎ+ 型ａ−Ｓｉ：Ｈ膜、３０
０ｎｍ厚さのノンドープａ−Ｓｉ：Ｈ層、ゲート絶縁膜
及びＭｏ膜を推積し、レジスト膜（７７０）をマスクに
してこのＭｏ膜ないしｎ+ 型ａ−Ｓｉ：Ｈ膜を島状にパ
ターニングすることによって、第１の実施の形態に対応
する順スタガード型薄膜トランジスタを形成できる。
一体になったとソース電極１０７及びドレイン電極１０
６を形成してから直ちに（フォスフィンプラズマに曝す
ことなく）、厚さ５ｎｍのｎ+ 型ａ−Ｓｉ：Ｈ膜、３０
０ｎｍ厚さのノンドープａ−Ｓｉ：Ｈ層、ゲート絶縁膜
及びＭｏ膜を推積し、レジスト膜（７７０）をマスクに
してこのＭｏ膜ないしｎ+ 型ａ−Ｓｉ：Ｈ膜を島状にパ
ターニングすることによって、第１の実施の形態に対応
する順スタガード型薄膜トランジスタを形成できる。
【００６３】図５は、本発明の第３の実施の形態の逆ス
タガード型の薄膜トランジスタを示す断面図である。
タガード型の薄膜トランジスタを示す断面図である。
【００６４】アルミ珪酸ガラスを用いた基板１００上に
１５０ｎｍ厚のＣｒ膜をパターニングしたゲート電極１
０２が設けられ、３５０ｎｍ厚さの窒化シリコン膜（ゲ
ート絶縁膜１０３）が設けられ、ゲート電極１０２と対
向する位置に積層された７０ｍ＜厚のノンドープａ−Ｓ
ｉ：Ｈ層１０４Ａと３ｎｍ厚のリンをドープされたｎ+
型ａ−Ｓｉ：Ｈ層１０５Ａとが薄膜トランジスタ部とし
て島状にパターニングされて設けられ、２００ｎｍ厚の
Ｃｒ膜をパターニングしたソース電極１０７とドレイン
電極１０６がそれぞれ設けられ、１００ｎｍ厚さのＩＴ
Ｏ膜による透明表示電極１１７がソース電極１０７と接
続されて設けられ、ゲート電極１０２と対向するバック
チャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａを含
む島状薄膜トランジスタ部上には、ボロシリケートガラ
ス（ＢＳＧ）膜１０９が設けられ、その上部にバックチ
ャネル部２０４を覆うように１５０ｎｍのＣｒ膜でなる
遮光膜１２０がもうけられている。バックチャネル部２
０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５ＡとＢＳＧ膜１０９
との界面では、相互拡散によりリン濃度とボロン濃度は
低下し、かつ、お互いの膜中で補償される。その結果、
バックチャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層は高抵
抗のリン・ボロン混在領域５５５となっている。
１５０ｎｍ厚のＣｒ膜をパターニングしたゲート電極１
０２が設けられ、３５０ｎｍ厚さの窒化シリコン膜（ゲ
ート絶縁膜１０３）が設けられ、ゲート電極１０２と対
向する位置に積層された７０ｍ＜厚のノンドープａ−Ｓ
ｉ：Ｈ層１０４Ａと３ｎｍ厚のリンをドープされたｎ+
型ａ−Ｓｉ：Ｈ層１０５Ａとが薄膜トランジスタ部とし
て島状にパターニングされて設けられ、２００ｎｍ厚の
Ｃｒ膜をパターニングしたソース電極１０７とドレイン
電極１０６がそれぞれ設けられ、１００ｎｍ厚さのＩＴ
Ｏ膜による透明表示電極１１７がソース電極１０７と接
続されて設けられ、ゲート電極１０２と対向するバック
チャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａを含
む島状薄膜トランジスタ部上には、ボロシリケートガラ
ス（ＢＳＧ）膜１０９が設けられ、その上部にバックチ
ャネル部２０４を覆うように１５０ｎｍのＣｒ膜でなる
遮光膜１２０がもうけられている。バックチャネル部２
０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５ＡとＢＳＧ膜１０９
との界面では、相互拡散によりリン濃度とボロン濃度は
低下し、かつ、お互いの膜中で補償される。その結果、
バックチャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層は高抵
抗のリン・ボロン混在領域５５５となっている。
【００６５】次に、第３の実施の形態の製造方法につい
て説明する。
て説明する。
【００６６】図６（ａ）に示すように、基板１００上に
Ｃｒ膜２００ｎｍ厚が被着されゲート電極１０２にパタ
ーニングされた後、ゲート絶縁膜１０３として窒化シリ
コン膜が３５０ｎｍ厚と、ノンドープａ−Ｓｉ：Ｈ層１
０４Ａが１００ｎｍ厚と、リンがドープされたｎ+ 型ａ
−Ｓｉ：Ｈ層１０５Ａが１０ｎｍ厚と順次にプラズマＣ
ＶＤ法で推積される。
Ｃｒ膜２００ｎｍ厚が被着されゲート電極１０２にパタ
ーニングされた後、ゲート絶縁膜１０３として窒化シリ
コン膜が３５０ｎｍ厚と、ノンドープａ−Ｓｉ：Ｈ層１
０４Ａが１００ｎｍ厚と、リンがドープされたｎ+ 型ａ
−Ｓｉ：Ｈ層１０５Ａが１０ｎｍ厚と順次にプラズマＣ
ＶＤ法で推積される。
【００６７】次に図６（ｂ）に示すように、薄膜トラン
ジスタ部を島状に分離するためのフォトレジスト膜７０
１が形成され、ドライエッチを用いてｎ+ 型ａ−Ｓｉ：
Ｈ層１０５Ａとａ−Ｓｉ：Ｈ膜１０４がパターニングさ
れて、レジスト膜７０１は除去される。
ジスタ部を島状に分離するためのフォトレジスト膜７０
１が形成され、ドライエッチを用いてｎ+ 型ａ−Ｓｉ：
Ｈ層１０５Ａとａ−Ｓｉ：Ｈ膜１０４がパターニングさ
れて、レジスト膜７０１は除去される。
【００６８】次に図６（ｃ）に示すように、Ａｌ膜が４
００ｎｍ厚にスパッタ推積され、フォトレジスト膜７０
２が形成され、Ａｌエッチャントを用いてウエットエッ
チングされてソース電極１０７及びドレイン電極１０６
にパターニングされ、レジスト膜７０２は除去される。
バックチャネル部２０４にはｎ+ 型ａ−Ｓｉ：Ｈ層１０
５Ａが露出する。
００ｎｍ厚にスパッタ推積され、フォトレジスト膜７０
２が形成され、Ａｌエッチャントを用いてウエットエッ
チングされてソース電極１０７及びドレイン電極１０６
にパターニングされ、レジスト膜７０２は除去される。
バックチャネル部２０４にはｎ+ 型ａ−Ｓｉ：Ｈ層１０
５Ａが露出する。
【００６９】次に図７（ａ）に示すように、ＩＴＯ膜を
１５０ｎｍ厚さスパッタ法で成膜し、ソース電極１０７
と接続した表示電極１１７にパターニングするためのレ
ジスト膜７０３が形成され、エッチングによりパターニ
ングされた後、レジスト膜７０３は除去される。
１５０ｎｍ厚さスパッタ法で成膜し、ソース電極１０７
と接続した表示電極１１７にパターニングするためのレ
ジスト膜７０３が形成され、エッチングによりパターニ
ングされた後、レジスト膜７０３は除去される。
【００７０】次に図７（ｂ）に示すように、プラズマＣ
ＶＤ装置を用いて、基板が２８０℃に設定され、ボロン
ハライドガスのジボランガスＢ2 Ｈ6 をシランガスＳｉ
Ｈ4との混合比（Ｂ2 Ｈ6 ／（ＳｉＨ4 ＋Ｂ2 Ｈ6 ））
を２５モル％に設定し、Ｏ2ガスを加えて周知のプラズ
マＣＶＤ法で膜中のＢ濃度が１０21前後のＢＳＧ膜１０
９が３００ｎｍ厚さ、バックチャネル部２０４のｎ+ 型
ａ−Ｓｉ：Ｈ層１０５Ａ表面を含む部分にレジスト膜７
０４を形成して、ＢＳＧ膜１０９をエッチングによりパ
ターニングして島状の薄膜トランジスタ部の保護膜とし
て残す。
ＶＤ装置を用いて、基板が２８０℃に設定され、ボロン
ハライドガスのジボランガスＢ2 Ｈ6 をシランガスＳｉ
Ｈ4との混合比（Ｂ2 Ｈ6 ／（ＳｉＨ4 ＋Ｂ2 Ｈ6 ））
を２５モル％に設定し、Ｏ2ガスを加えて周知のプラズ
マＣＶＤ法で膜中のＢ濃度が１０21前後のＢＳＧ膜１０
９が３００ｎｍ厚さ、バックチャネル部２０４のｎ+ 型
ａ−Ｓｉ：Ｈ層１０５Ａ表面を含む部分にレジスト膜７
０４を形成して、ＢＳＧ膜１０９をエッチングによりパ
ターニングして島状の薄膜トランジスタ部の保護膜とし
て残す。
【００７１】次に図７（ｄ）に示すように、ＢＳＧ膜１
０９の上層にバックチャネル部２０４を覆うようにＣｒ
膜２００ｎｍがスパッタ法で推積され、バックチャネル
部を少なくとも覆うようにレジスト膜７０５が形成され
てパターニングされ、エッチング後レジスト膜は除去さ
れる。こうして遮光膜１２０が形成される。
０９の上層にバックチャネル部２０４を覆うようにＣｒ
膜２００ｎｍがスパッタ法で推積され、バックチャネル
部を少なくとも覆うようにレジスト膜７０５が形成され
てパターニングされ、エッチング後レジスト膜は除去さ
れる。こうして遮光膜１２０が形成される。
【００７２】これらの工程を経ると、ｎ+ 型ａ−Ｓｉ：
Ｈ層１０５ＡとＢＳＧ膜１０９との界面では相互拡散に
よりそれぞれのリン濃度とボロン濃度は低下し、かつ、
お互いの膜中で補償される。その結果、バックチャネル
部２０４ではｎ+ 型ａ−Ｓｉ：Ｈ層は高抵抗化されたリ
ン・ボロン補償領域５５５となっている。この相互拡散
はプラズマＣＶＤ法による成膜工程中の熱履歴や個別の
熱処理によって確実に生じさせることができる。また、
ボロンの拡散を利用するために、ＢＳＧ膜中のボロン濃
度を過剰にすることもできる。なお、ｎ+ 型ａ−Ｓｉ：
Ｈ層１０５Ａは１０ｎｍ以下の厚さに形成されればよい
ので、相互拡散を利用してリンとボロンの混在領域を形
成することができる。ｎ+ 型ａ−Ｓｉ：Ｈ層がバックチ
ャネル部に存在しリン・ボロン混在領域を有しない場合
に比較し薄膜トランジスタの特性は著しく改善される。
Ｈ層１０５ＡとＢＳＧ膜１０９との界面では相互拡散に
よりそれぞれのリン濃度とボロン濃度は低下し、かつ、
お互いの膜中で補償される。その結果、バックチャネル
部２０４ではｎ+ 型ａ−Ｓｉ：Ｈ層は高抵抗化されたリ
ン・ボロン補償領域５５５となっている。この相互拡散
はプラズマＣＶＤ法による成膜工程中の熱履歴や個別の
熱処理によって確実に生じさせることができる。また、
ボロンの拡散を利用するために、ＢＳＧ膜中のボロン濃
度を過剰にすることもできる。なお、ｎ+ 型ａ−Ｓｉ：
Ｈ層１０５Ａは１０ｎｍ以下の厚さに形成されればよい
ので、相互拡散を利用してリンとボロンの混在領域を形
成することができる。ｎ+ 型ａ−Ｓｉ：Ｈ層がバックチ
ャネル部に存在しリン・ボロン混在領域を有しない場合
に比較し薄膜トランジスタの特性は著しく改善される。
【００７３】例えば、図２３の曲線ｂに示すような従来
の特性が、曲線ｄに示すような特性となり、オフ特性領
域の顕著な改善となる。さらに、プラズマＣＶＤ法など
通常の技術を用いてるので条件設定が容易で再現性が良
いため歩留まりが良く、長期的に特性が安定し信頼性も
向上した。これは、バックチャネル部のリン濃度が減少
し、ボロンで補償され、高抵抗化されたためである。ま
た、従来のｎ+ 型ａ−Ｓｉ：Ｈ層ままの表面より表面漏
れ電流が抑えられている。
の特性が、曲線ｄに示すような特性となり、オフ特性領
域の顕著な改善となる。さらに、プラズマＣＶＤ法など
通常の技術を用いてるので条件設定が容易で再現性が良
いため歩留まりが良く、長期的に特性が安定し信頼性も
向上した。これは、バックチャネル部のリン濃度が減少
し、ボロンで補償され、高抵抗化されたためである。ま
た、従来のｎ+ 型ａ−Ｓｉ：Ｈ層ままの表面より表面漏
れ電流が抑えられている。
【００７４】一般的にバックチャネル部に遮光膜を設け
るから、その層間絶縁膜としてＢＳＧ膜を設ければ、特
殊な構造でもなく、特別な工程増加をも生じない利点が
ある。また、遮光膜を設けない場合でも、パッシベーシ
ョン保護膜を設けることが多く、その保護膜として兼ね
ることができる。
るから、その層間絶縁膜としてＢＳＧ膜を設ければ、特
殊な構造でもなく、特別な工程増加をも生じない利点が
ある。また、遮光膜を設けない場合でも、パッシベーシ
ョン保護膜を設けることが多く、その保護膜として兼ね
ることができる。
【００７５】ところでＢＳＧ膜の利用例として図２１に
示すようなものが特開平１−２７６７６７号公報にしめ
されているが、これは、ゲート電極１０２上にゲート絶
縁膜１０３と半導体膜（ａ−Ｓｉ膜１０４）と所定の不
純物を含有するシリケートガラス層（３１９）の３層を
形成し、ゲート電極と反対側のシリケートガラス層をバ
ックチャネル部だけ残すようにパターニングし、ｎ+ 型
ａ−Ｓｉ：Ｈ膜１０５、ソース電極１０７、ドレイン電
極１０６を形成し、アニールによってＢＳＧ膜３１９の
ようなシリケートガラス中に含まれる不純物をその直下
のバックチャネル部に拡散させ、オーミックコンタクト
を損なわず、トランジスタの移動度としきい値を制御す
るドープ層３２０を形成する。バックチャネル部のｎ+
型ａ−Ｓｉ膜はエッチング除去工程を経て存在せず、バ
ックチャネル部のシリケートガラスによるドープ層はリ
ン・ボロン混在領域ではない。これは、リン・ボロンの
補償作用を利用したものではなく、単一ドープ層による
しきい値制御だからであり、本発明とは異なり、またこ
れを示唆する記述もない。
示すようなものが特開平１−２７６７６７号公報にしめ
されているが、これは、ゲート電極１０２上にゲート絶
縁膜１０３と半導体膜（ａ−Ｓｉ膜１０４）と所定の不
純物を含有するシリケートガラス層（３１９）の３層を
形成し、ゲート電極と反対側のシリケートガラス層をバ
ックチャネル部だけ残すようにパターニングし、ｎ+ 型
ａ−Ｓｉ：Ｈ膜１０５、ソース電極１０７、ドレイン電
極１０６を形成し、アニールによってＢＳＧ膜３１９の
ようなシリケートガラス中に含まれる不純物をその直下
のバックチャネル部に拡散させ、オーミックコンタクト
を損なわず、トランジスタの移動度としきい値を制御す
るドープ層３２０を形成する。バックチャネル部のｎ+
型ａ−Ｓｉ膜はエッチング除去工程を経て存在せず、バ
ックチャネル部のシリケートガラスによるドープ層はリ
ン・ボロン混在領域ではない。これは、リン・ボロンの
補償作用を利用したものではなく、単一ドープ層による
しきい値制御だからであり、本発明とは異なり、またこ
れを示唆する記述もない。
【００７６】別のＢＳＧ膜の利用例として我々は、図２
２に示すようにバックチャネル部の保護（パッシベーシ
ョン）膜を形成することを、特開平４−６８７８号公報
に開示した。しかし、この例は、バックチャネル部の残
滓などと汚染によるノンドープのａ−Ｓｉ膜１０４の表
面準位の上昇をＢＳＧ膜２０８で保護するというもので
あり、本発明のようなバックチャネル部のｎ+ 型ａ−Ｓ
ｉ膜１０５は存在していない。
２に示すようにバックチャネル部の保護（パッシベーシ
ョン）膜を形成することを、特開平４−６８７８号公報
に開示した。しかし、この例は、バックチャネル部の残
滓などと汚染によるノンドープのａ−Ｓｉ膜１０４の表
面準位の上昇をＢＳＧ膜２０８で保護するというもので
あり、本発明のようなバックチャネル部のｎ+ 型ａ−Ｓ
ｉ膜１０５は存在していない。
【００７７】次に、本発明の第４の実施の形態について
説明する。これは第３の実施の形態の製造方法を更に工
程短縮するものである。
説明する。これは第３の実施の形態の製造方法を更に工
程短縮するものである。
【００７８】図８（ａ）に示すように、２００ｎｍ厚の
Ｃｒ膜がゲート電極１０２にパターニングされる第１フ
ォトレジスト工程後、ゲート絶縁膜１０３として窒化シ
リコンン膜が３５０ｎｍ厚と、ノンドープａ−Ｓｉ：Ｈ
層１０４Ａが１００ｎｍ厚と、ｎ+ 型ａ−Ｓｉ：Ｈ層１
０５Ａが１０ｎｍ厚との３層がプラズマＣＶＤ法で順次
に推積され、さらにその上に、ソース・ドレイン電極用
導体膜としてＣｒ膜１１６が１００ｎｍ厚で推積されて
４層が積層される。
Ｃｒ膜がゲート電極１０２にパターニングされる第１フ
ォトレジスト工程後、ゲート絶縁膜１０３として窒化シ
リコンン膜が３５０ｎｍ厚と、ノンドープａ−Ｓｉ：Ｈ
層１０４Ａが１００ｎｍ厚と、ｎ+ 型ａ−Ｓｉ：Ｈ層１
０５Ａが１０ｎｍ厚との３層がプラズマＣＶＤ法で順次
に推積され、さらにその上に、ソース・ドレイン電極用
導体膜としてＣｒ膜１１６が１００ｎｍ厚で推積されて
４層が積層される。
【００７９】次に図８（ｂ）に示すように、第２フォト
レジスト工程として、薄膜トランジスタ部を島状に分離
するためのフォトレジスト膜７０６が形成され、ドライ
エッチを用いてＣｒ膜１１６がエッチングされ、続い
て、ｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａとノンドープａ−Ｓ
ｉ：Ｈ層１０４Ａがドライエッチングされて、レジスト
膜７０６は除去される。
レジスト工程として、薄膜トランジスタ部を島状に分離
するためのフォトレジスト膜７０６が形成され、ドライ
エッチを用いてＣｒ膜１１６がエッチングされ、続い
て、ｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａとノンドープａ−Ｓ
ｉ：Ｈ層１０４Ａがドライエッチングされて、レジスト
膜７０６は除去される。
【００８０】次に図８（ｃ）に示すように、ＩＴＯ膜を
２００ｎｍ厚さスパッタ法で成膜し、第３フォトレジス
ト工程として、ソース電極１０７と接続した表示電極１
１７（ＩＴＯ膜でなる）およびソース電極１０７とドレ
イン電極１０６にパターニングするためのレジスト膜７
０７が設けられ、ＩＴＯ膜、Ｃｒ膜１１６がそれぞれエ
ッチングされてパターニングされた後、レジスト膜７０
７は除去される。この工程により、バックチャネル部２
０４にはｎ+ 型ａ−ＳｉＨ層１０５Ａが露出する。
２００ｎｍ厚さスパッタ法で成膜し、第３フォトレジス
ト工程として、ソース電極１０７と接続した表示電極１
１７（ＩＴＯ膜でなる）およびソース電極１０７とドレ
イン電極１０６にパターニングするためのレジスト膜７
０７が設けられ、ＩＴＯ膜、Ｃｒ膜１１６がそれぞれエ
ッチングされてパターニングされた後、レジスト膜７０
７は除去される。この工程により、バックチャネル部２
０４にはｎ+ 型ａ−ＳｉＨ層１０５Ａが露出する。
【００８１】次に図８（ｄ）に示すように、プラズマＣ
ＶＤ装置を用いて、基板が２７０℃に設定され、ジボラ
ンガスとシランガスの混合ガスを混合比（Ｂ2 Ｈ6 ／
（ＳｉＨ4 ＋Ｂ2 Ｈ6 ））を３０モル％にし、Ｏ2 ガス
を加えて周知のプラズマＣＶＤ法で膜中のＢ濃度が１０
22ｃｍ-3程度のＢＳＧ膜１０９が３５０ｎｍ厚さに、バ
ックチャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａ
表面を含む全面に推積され、さらに、スパッタ装置を用
いて遮光膜１２０用のＣｒ膜が２００ｎｍ厚さに推積さ
れる。
ＶＤ装置を用いて、基板が２７０℃に設定され、ジボラ
ンガスとシランガスの混合ガスを混合比（Ｂ2 Ｈ6 ／
（ＳｉＨ4 ＋Ｂ2 Ｈ6 ））を３０モル％にし、Ｏ2 ガス
を加えて周知のプラズマＣＶＤ法で膜中のＢ濃度が１０
22ｃｍ-3程度のＢＳＧ膜１０９が３５０ｎｍ厚さに、バ
ックチャネル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａ
表面を含む全面に推積され、さらに、スパッタ装置を用
いて遮光膜１２０用のＣｒ膜が２００ｎｍ厚さに推積さ
れる。
【００８２】次に、第４フォトレジスト工程として、バ
ックチャネル部２０４を少なくとも含む領域上にレジス
ト膜７０８を形成して、Ｃｒ膜をドライエッチングして
遮光膜１２０にパターニングし、続いて同一マスクでＢ
ＳＧ膜１０９もドライエッチングしパターニングした後
レジスト膜７０８は除去される。
ックチャネル部２０４を少なくとも含む領域上にレジス
ト膜７０８を形成して、Ｃｒ膜をドライエッチングして
遮光膜１２０にパターニングし、続いて同一マスクでＢ
ＳＧ膜１０９もドライエッチングしパターニングした後
レジスト膜７０８は除去される。
【００８３】これらの工程を経ると、ｎ+ 型ａ−Ｓｉ：
Ｈ層１０５ＡとＢＳＧ膜１０９との界面では、相互拡散
によりそれぞれリン濃度とボロン濃度は低下し、かつ、
お互いの膜中で補償される。その結果、バックチャネル
部のｎ+ 型ａ−Ｓｉ：Ｈ層はリン・ボロン混在領域とな
り高抵抗となっているため、薄膜トランジスタの特性は
著しく改善される。例えば、図２３の曲線ｂに示すよう
な従来の特性が、曲線ｄに示すような特性となり、オフ
特性領域の顕著な改善となる。
Ｈ層１０５ＡとＢＳＧ膜１０９との界面では、相互拡散
によりそれぞれリン濃度とボロン濃度は低下し、かつ、
お互いの膜中で補償される。その結果、バックチャネル
部のｎ+ 型ａ−Ｓｉ：Ｈ層はリン・ボロン混在領域とな
り高抵抗となっているため、薄膜トランジスタの特性は
著しく改善される。例えば、図２３の曲線ｂに示すよう
な従来の特性が、曲線ｄに示すような特性となり、オフ
特性領域の顕著な改善となる。
【００８４】この実施の形態の場合は４回のフォトレジ
スト工程で、オーミックコンタクトが良好なためオン特
性が良好で、かつ、バックチャネル部漏れが抑えられて
オフ特性も良好な薄膜トランジスタが得られる。図６、
図７を参照にして説明した第３の実施の形態では、ゲー
ト電極１０２のパターニング、ノンドープａ−Ｓｉ：：
層と１０４Ａとｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａの２層膜
のパターニング，ソース電極１０６及びドレイン電極１
０７のパターニング，表示電極１１７のパターニング，
ＢＳＧ膜１０９のパターニング，遮光膜１２０のパター
ニングの計６回のフォトレジスト工程が必要であるので
比べると、著しい利点がある。またバックチャネルをエ
ッチングすることが不要なことからノンドープａ−Ｓ
ｉ：Ｈ層の膜厚余裕が不要であり、膜厚設計を必要最低
限に薄膜化できることから、この製造方法による生産性
は高い。
スト工程で、オーミックコンタクトが良好なためオン特
性が良好で、かつ、バックチャネル部漏れが抑えられて
オフ特性も良好な薄膜トランジスタが得られる。図６、
図７を参照にして説明した第３の実施の形態では、ゲー
ト電極１０２のパターニング、ノンドープａ−Ｓｉ：：
層と１０４Ａとｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａの２層膜
のパターニング，ソース電極１０６及びドレイン電極１
０７のパターニング，表示電極１１７のパターニング，
ＢＳＧ膜１０９のパターニング，遮光膜１２０のパター
ニングの計６回のフォトレジスト工程が必要であるので
比べると、著しい利点がある。またバックチャネルをエ
ッチングすることが不要なことからノンドープａ−Ｓ
ｉ：Ｈ層の膜厚余裕が不要であり、膜厚設計を必要最低
限に薄膜化できることから、この製造方法による生産性
は高い。
【００８５】本実施の形態と図５，６，７を参照して説
明した第３の実施の形態はオーミックコンタクト用のｎ
+ 型ａ−Ｓｉ：Ｈ層のバックチャネル部のリン及びボロ
ンの濃度は、ｎ+ ａ−Ｓｉ：Ｈ層形成時のリン濃度と膜
厚，ＢＳＧ膜のボロン濃度と膜厚，熱処理時間などによ
り決定されるので、これらの諸条件の設定により確実な
補償ができるため、特性の保証だけでなく歩留まりと信
頼性を容易に達成できる。
明した第３の実施の形態はオーミックコンタクト用のｎ
+ 型ａ−Ｓｉ：Ｈ層のバックチャネル部のリン及びボロ
ンの濃度は、ｎ+ ａ−Ｓｉ：Ｈ層形成時のリン濃度と膜
厚，ＢＳＧ膜のボロン濃度と膜厚，熱処理時間などによ
り決定されるので、これらの諸条件の設定により確実な
補償ができるため、特性の保証だけでなく歩留まりと信
頼性を容易に達成できる。
【００８６】図９は、本発明の第５の実施の形態の逆ス
タガード薄膜トランジスタの断面図である。
タガード薄膜トランジスタの断面図である。
【００８７】アルミ珪酸ガラスを用いた基板１００上に
２２０ｎｍ層のＣｒ膜が被着されゲート電極１０２にパ
ターニングされた後、ゲート絶縁膜１０３として３５０
ｎｍ厚の窒化シリコン膜１０３が設けられ、ゲート電極
１０２と対向する位置に積層された３０ｎｍ厚のノンド
ープａ−Ｓｉ：Ｈ層１０４Ａが薄膜トランジスタ部とし
て島状にパターニングされて設けられ、ノンドープａ−
Ｓｉ：Ｈ層１０４Ａ上部界面には、リンドープ層２４５
が設けられ、Ｃｒ膜が１８０ｎｍ厚でパターニングされ
てソース電極１０７とドレイン電極１０６としてそれぞ
れ設けられ、ゲート電極１０２と対向するバックチャネ
ル部を含み島状薄膜トランジスタ部上には、ＢＳＧ膜１
０９とＳｉＮx 膜２１８との２層が設けられ、その上部
にバックチャネルを覆うように厚さ１５０ｎｍのＣｒ膜
でなる遮光膜１２０がもうけられている。バックチャネ
ル部のリンドープ層２４５とＢＳＧ膜１０９との界面で
は、相互拡散によりそれぞれのリン濃度とボロン濃度は
低下し、かつ、お互いの膜中で補償される。その結果、
バックチャネル部のリンドープ層はリン・ボロン混在領
域５５５となって高抵抗化されている。
２２０ｎｍ層のＣｒ膜が被着されゲート電極１０２にパ
ターニングされた後、ゲート絶縁膜１０３として３５０
ｎｍ厚の窒化シリコン膜１０３が設けられ、ゲート電極
１０２と対向する位置に積層された３０ｎｍ厚のノンド
ープａ−Ｓｉ：Ｈ層１０４Ａが薄膜トランジスタ部とし
て島状にパターニングされて設けられ、ノンドープａ−
Ｓｉ：Ｈ層１０４Ａ上部界面には、リンドープ層２４５
が設けられ、Ｃｒ膜が１８０ｎｍ厚でパターニングされ
てソース電極１０７とドレイン電極１０６としてそれぞ
れ設けられ、ゲート電極１０２と対向するバックチャネ
ル部を含み島状薄膜トランジスタ部上には、ＢＳＧ膜１
０９とＳｉＮx 膜２１８との２層が設けられ、その上部
にバックチャネルを覆うように厚さ１５０ｎｍのＣｒ膜
でなる遮光膜１２０がもうけられている。バックチャネ
ル部のリンドープ層２４５とＢＳＧ膜１０９との界面で
は、相互拡散によりそれぞれのリン濃度とボロン濃度は
低下し、かつ、お互いの膜中で補償される。その結果、
バックチャネル部のリンドープ層はリン・ボロン混在領
域５５５となって高抵抗化されている。
【００８８】この相互拡散はプラズマＣＶＤ法による成
膜などの工程中の熱履歴や個別の熱処理によって確実に
生じさせることができる。また、相互拡散を利用するた
めにＢＳＧ膜は膜中に水素を多量に含むプラズマＣＶＤ
法で成膜したものが水素による拡散の増強があるので好
ましく、ＢＳＧ膜中のボロン濃度をリンドープ層２４５
界面のみ過剰にすることもできる。なお、リンドープ層
２４５は２０ｎｍ以下、好ましくは５ｎｍの厚さに形成
すればよいので、リン・ボロンの相互拡散を十分行わせ
ることができる。リンドープ層がバックチャネル部に存
在しリン・ボロン混在領域がない場合に比較し薄膜トラ
ンジスタの特性は著しく改善される。
膜などの工程中の熱履歴や個別の熱処理によって確実に
生じさせることができる。また、相互拡散を利用するた
めにＢＳＧ膜は膜中に水素を多量に含むプラズマＣＶＤ
法で成膜したものが水素による拡散の増強があるので好
ましく、ＢＳＧ膜中のボロン濃度をリンドープ層２４５
界面のみ過剰にすることもできる。なお、リンドープ層
２４５は２０ｎｍ以下、好ましくは５ｎｍの厚さに形成
すればよいので、リン・ボロンの相互拡散を十分行わせ
ることができる。リンドープ層がバックチャネル部に存
在しリン・ボロン混在領域がない場合に比較し薄膜トラ
ンジスタの特性は著しく改善される。
【００８９】例えば図２３の曲線ａに示すような従来の
特性が、曲線ｄに示すような特性となり、オフ特性領域
の顕著な改善となる。さらに、再現性が良いため歩留ま
りも良く、長期的に特性が安定し信頼性も向上した。こ
れは、バックチャネル部のリン濃度が減少し、ボロンで
補償され、高抵抗化されたためである。また、従来のリ
ンドープ層のままの表面より表面漏れ電流が抑えられて
いる。
特性が、曲線ｄに示すような特性となり、オフ特性領域
の顕著な改善となる。さらに、再現性が良いため歩留ま
りも良く、長期的に特性が安定し信頼性も向上した。こ
れは、バックチャネル部のリン濃度が減少し、ボロンで
補償され、高抵抗化されたためである。また、従来のリ
ンドープ層のままの表面より表面漏れ電流が抑えられて
いる。
【００９０】一般的にバックチャネル部に遮光膜を設け
るから、その層間絶縁膜としてＢＳＧ膜を設ければ、特
殊な構造でもなく、特別な工程増加をも生じない利点が
ある。また、ＢＳＧ膜とＳｉＮx 膜との２層膜とすれば
保護膜機能のより確実性が増し、長期信頼性が向上す
る。遮光膜を設けない場合でも、パッシベーション保護
膜を設けることが多く、その保護膜として兼ねることが
できる。
るから、その層間絶縁膜としてＢＳＧ膜を設ければ、特
殊な構造でもなく、特別な工程増加をも生じない利点が
ある。また、ＢＳＧ膜とＳｉＮx 膜との２層膜とすれば
保護膜機能のより確実性が増し、長期信頼性が向上す
る。遮光膜を設けない場合でも、パッシベーション保護
膜を設けることが多く、その保護膜として兼ねることが
できる。
【００９１】ただし、図２２に示した従来構造とは本発
明は異なり、バックチャネル部にリンドープ層が予め設
けられて、リン・ボロン混在領域となっている。また、
単なる保護と表面汚染による準位を補償するだけでな
く、確実なリンドープ層のリンをボロンで補償する目的
がある。また特開平１−２７６７６７号公報に示される
ような、図２１に示す従来構造のドープドオキサイドの
ＢＳＧ膜３１９はノンドープのａ−Ｓｉ：Ｈ層１０４に
拡散させ、しきい値制御に用いられており、本発明と異
なる。図２１の例ではバックチャネル部にリンドープ層
が予め存在しない。
明は異なり、バックチャネル部にリンドープ層が予め設
けられて、リン・ボロン混在領域となっている。また、
単なる保護と表面汚染による準位を補償するだけでな
く、確実なリンドープ層のリンをボロンで補償する目的
がある。また特開平１−２７６７６７号公報に示される
ような、図２１に示す従来構造のドープドオキサイドの
ＢＳＧ膜３１９はノンドープのａ−Ｓｉ：Ｈ層１０４に
拡散させ、しきい値制御に用いられており、本発明と異
なる。図２１の例ではバックチャネル部にリンドープ層
が予め存在しない。
【００９２】次に、本発明の第５の実施の形態の製造方
法について説明する。
法について説明する。
【００９３】図１０（ａ）に示すように、ゲート電極１
０２が第１フォトレジスト工程においてパターニングさ
れた後、ゲート絶縁膜１０３として窒化シリコン膜が３
２０ｎｍ厚に、ノンドープａ−Ｓｉ：Ｈ層１０４Ａが２
５ｎｍ厚にプラズマＣＶＤ法で推積された後、第２フォ
トレジスト工程として薄膜トランジスタ部を島状に分離
するため、ドライエッチを用いてノンドープａ−Ｓｉ：
Ｈ層１０４Ａがパターニングされる。その結果、露出し
たノンドープａ−Ｓｉ：Ｈ層が形成される。
０２が第１フォトレジスト工程においてパターニングさ
れた後、ゲート絶縁膜１０３として窒化シリコン膜が３
２０ｎｍ厚に、ノンドープａ−Ｓｉ：Ｈ層１０４Ａが２
５ｎｍ厚にプラズマＣＶＤ法で推積された後、第２フォ
トレジスト工程として薄膜トランジスタ部を島状に分離
するため、ドライエッチを用いてノンドープａ−Ｓｉ：
Ｈ層１０４Ａがパターニングされる。その結果、露出し
たノンドープａ−Ｓｉ：Ｈ層が形成される。
【００９４】次にフォスフィンプラズマに曝すが、後述
するソース・ドレイン電極用の導電膜形成時に用いるス
パッタ装置を用い、成膜前、基板が３００℃に設定さ
れ、フォスフィンガスを０．４％含有するＡｒガスを１
５Ｐａに保つように真空排気しながら、１３．５６ＭＨ
ｚ，０．２Ｗ／ｃｍ2 の高周波電力でフォスフィンプラ
ズマを発生させて、ノンドープａ−Ｓｉ：Ｈ層１０４Ａ
を２分間曝すことによって、リンドープ層２４５が形成
される。無論、単独のプラズマドーピング装置を用いて
も実施できるが、次に続く工程でのスパッタ装置内で実
施すれば導電膜が連続して形成できるばかりでなく、よ
り良好なオーミックコンタクトが得られやすい。
するソース・ドレイン電極用の導電膜形成時に用いるス
パッタ装置を用い、成膜前、基板が３００℃に設定さ
れ、フォスフィンガスを０．４％含有するＡｒガスを１
５Ｐａに保つように真空排気しながら、１３．５６ＭＨ
ｚ，０．２Ｗ／ｃｍ2 の高周波電力でフォスフィンプラ
ズマを発生させて、ノンドープａ−Ｓｉ：Ｈ層１０４Ａ
を２分間曝すことによって、リンドープ層２４５が形成
される。無論、単独のプラズマドーピング装置を用いて
も実施できるが、次に続く工程でのスパッタ装置内で実
施すれば導電膜が連続して形成できるばかりでなく、よ
り良好なオーミックコンタクトが得られやすい。
【００９５】次に図１０（ｂ）に示すように、ソース・
ドレイン電極用のＣｒ膜が２００ｎｍ厚にスパッタ法で
推積され、第３フォトレジスト工程としてソース電極１
０６にＣｒ膜をパターニングするためのフォトレジスト
膜７０９が形成され、Ｃｒエッチャントを用いてウエッ
トエッチングされ、それぞれの電極（１０６，１０７）
がパターニングされ、レジスト膜７０９は除去される。
これと同時にバックチャネル部２０４にリンドープ層２
４５が露出する。
ドレイン電極用のＣｒ膜が２００ｎｍ厚にスパッタ法で
推積され、第３フォトレジスト工程としてソース電極１
０６にＣｒ膜をパターニングするためのフォトレジスト
膜７０９が形成され、Ｃｒエッチャントを用いてウエッ
トエッチングされ、それぞれの電極（１０６，１０７）
がパターニングされ、レジスト膜７０９は除去される。
これと同時にバックチャネル部２０４にリンドープ層２
４５が露出する。
【００９６】次に図９（ｃ）に示すように、プラズマＣ
ＶＤ装置を用いて基板が２６０℃に設定され、ジボラン
ガスの混合比（Ｂ2 Ｈ6 ／（ＳｉＨ4 ＋Ｂ2 Ｈ6 ））を
膜形成初期のみ３５モル％にし、それから３モル％に切
り替えをしたガス雰囲気にＯ2 ガスを加えて、周知のプ
ラズマＣＶＤ膜形成方法でボロン濃度が界面で１０22ｃ
ｍ-3、膜中で１０20ｃｍ-3前後となるＢＳＧ膜１０９が
１５０ｎｍ厚に形成される。続いてＳｉＮx 膜２１８が
２００ｎｍ厚推積され、さらにスパッタ装置を用いて、
その上部に遮光膜１２０用のＣｒ膜１５０ｎｍ厚が推積
され、バックチャネル部２０４のリンドープ層２４５表
面上を含む全面に合計３層推積される。次に第４フォト
レジスト工程として、遮光膜１２０が形成するため、バ
ックチャネル部２０４を覆うパターンのレジスト膜７１
０が設けられ、ウエットエッチングによりそれぞれエッ
チャントを変えて順次エッチングされた後、レジスト膜
７１０が除去される。これによりバックチャネル部２０
４のリンドープ層２４５の界面ではＢＳＧ膜のボロンと
の相互拡散により、それぞれそのリン濃度とボロン濃度
は低下し、かつ、お互いの膜中で補償される。その結
果、バックチャネル部にリン・ボロン混在領域５５５が
形成され高抵抗となっている。
ＶＤ装置を用いて基板が２６０℃に設定され、ジボラン
ガスの混合比（Ｂ2 Ｈ6 ／（ＳｉＨ4 ＋Ｂ2 Ｈ6 ））を
膜形成初期のみ３５モル％にし、それから３モル％に切
り替えをしたガス雰囲気にＯ2 ガスを加えて、周知のプ
ラズマＣＶＤ膜形成方法でボロン濃度が界面で１０22ｃ
ｍ-3、膜中で１０20ｃｍ-3前後となるＢＳＧ膜１０９が
１５０ｎｍ厚に形成される。続いてＳｉＮx 膜２１８が
２００ｎｍ厚推積され、さらにスパッタ装置を用いて、
その上部に遮光膜１２０用のＣｒ膜１５０ｎｍ厚が推積
され、バックチャネル部２０４のリンドープ層２４５表
面上を含む全面に合計３層推積される。次に第４フォト
レジスト工程として、遮光膜１２０が形成するため、バ
ックチャネル部２０４を覆うパターンのレジスト膜７１
０が設けられ、ウエットエッチングによりそれぞれエッ
チャントを変えて順次エッチングされた後、レジスト膜
７１０が除去される。これによりバックチャネル部２０
４のリンドープ層２４５の界面ではＢＳＧ膜のボロンと
の相互拡散により、それぞれそのリン濃度とボロン濃度
は低下し、かつ、お互いの膜中で補償される。その結
果、バックチャネル部にリン・ボロン混在領域５５５が
形成され高抵抗となっている。
【００９７】この相互拡散はプラズマＣＶＤ成膜などの
工程中の熱履歴や個別の熱処理によって確実に生じさせ
ることができる。また、相互拡散を利用するためにＢＳ
Ｇ膜はプラズマＣＶＤ法で成膜したものが膜中に存在す
る水素による拡散の増強があるので好ましく、ＢＳＧ膜
中のボロン濃度を化学量論的に過剰にすることもでき
る。なお、リンドープ層２４５は２０ｎｍ以下、好まし
くは５ｎｍ厚さに形成すればよいから、リンとボロンの
相互拡散を十分行わせることができる。リンドープ層が
バックチャネル部に存在しボロンの拡散が生じていない
（リン・ボロン混合領域のない）場合に比較し薄膜トラ
ンジスタの特性は著しく改善される。
工程中の熱履歴や個別の熱処理によって確実に生じさせ
ることができる。また、相互拡散を利用するためにＢＳ
Ｇ膜はプラズマＣＶＤ法で成膜したものが膜中に存在す
る水素による拡散の増強があるので好ましく、ＢＳＧ膜
中のボロン濃度を化学量論的に過剰にすることもでき
る。なお、リンドープ層２４５は２０ｎｍ以下、好まし
くは５ｎｍ厚さに形成すればよいから、リンとボロンの
相互拡散を十分行わせることができる。リンドープ層が
バックチャネル部に存在しボロンの拡散が生じていない
（リン・ボロン混合領域のない）場合に比較し薄膜トラ
ンジスタの特性は著しく改善される。
【００９８】例えば、図２３の曲線ａに示すような従来
の特性が、曲線ｄに示すような特性となり、オフ特性領
域の顕著な改善となる。さらに再現性良く形成できるた
め歩留まりも良く、長期的に特性が安定し信頼性も向上
した。これは、バックチャネル部のリン濃度が減少し、
ボロンで補償され、高抵抗化されたためである。また、
従来のリンドープ層のままの表面よりも表面漏れ電流が
抑えられている。
の特性が、曲線ｄに示すような特性となり、オフ特性領
域の顕著な改善となる。さらに再現性良く形成できるた
め歩留まりも良く、長期的に特性が安定し信頼性も向上
した。これは、バックチャネル部のリン濃度が減少し、
ボロンで補償され、高抵抗化されたためである。また、
従来のリンドープ層のままの表面よりも表面漏れ電流が
抑えられている。
【００９９】遮光膜を設ける層間絶縁膜としてＢＳＧ膜
を設けたので、特殊な構造でもなく、特別な工程増加を
も生じない利点がある。また、ＢＳＧ膜とＳｉＮx との
２層膜であり、保護膜機能のより確実性が増し長期信頼
性が向上する。
を設けたので、特殊な構造でもなく、特別な工程増加を
も生じない利点がある。また、ＢＳＧ膜とＳｉＮx との
２層膜であり、保護膜機能のより確実性が増し長期信頼
性が向上する。
【０１００】この実施の形態の場合は４回のフォトレジ
スト工程で、オーミックコンタクトが良好なためオン特
性が良好で、かつ、バックチャネル部漏れ電流が抑えら
れてオフ特性も良好な薄膜トランジスタが得られる。遮
光膜まで設けて４回のフォトレジストで完了する簡易な
製造方法は工業上著しい利点がある。なお、従来構造を
示した図２２の例とは異なり、バックチャネル部にリン
ドープ層を形成する工程がある。
スト工程で、オーミックコンタクトが良好なためオン特
性が良好で、かつ、バックチャネル部漏れ電流が抑えら
れてオフ特性も良好な薄膜トランジスタが得られる。遮
光膜まで設けて４回のフォトレジストで完了する簡易な
製造方法は工業上著しい利点がある。なお、従来構造を
示した図２２の例とは異なり、バックチャネル部にリン
ドープ層を形成する工程がある。
【０１０１】また、逆スタガード薄膜トランジスタのオ
ーミックコンタクト用のリンドープ層形成にＰＨ3 プラ
ズマを用いるため、電極と接触させるノンドープのａ−
Ｓｉ：Ｈ層へ直接的にリンドープできよりドーピング効
果を高められ、結果としてバックチャネル部のリンドー
プ層のリン濃度は過剰でなくできるからバックチャネル
部への直接的なＢ2 Ｈ6 プラズマドーピングも容易にリ
ン・ボロン混在領域で、リンをボロンで補償できる。こ
のため、イオン損傷を極力少なく、バックチャネル部は
実質的には高抵抗化でき漏れ電流を抑えることができ
る。
ーミックコンタクト用のリンドープ層形成にＰＨ3 プラ
ズマを用いるため、電極と接触させるノンドープのａ−
Ｓｉ：Ｈ層へ直接的にリンドープできよりドーピング効
果を高められ、結果としてバックチャネル部のリンドー
プ層のリン濃度は過剰でなくできるからバックチャネル
部への直接的なＢ2 Ｈ6 プラズマドーピングも容易にリ
ン・ボロン混在領域で、リンをボロンで補償できる。こ
のため、イオン損傷を極力少なく、バックチャネル部は
実質的には高抵抗化でき漏れ電流を抑えることができ
る。
【０１０２】図１１は、本発明の第６の実施の形態の順
スタガード薄膜トランジスタを示す断面図である。この
図を参照してその構造と製造方法とについて説明する。
スタガード薄膜トランジスタを示す断面図である。この
図を参照してその構造と製造方法とについて説明する。
【０１０３】その構造は図１１において、ＢＳＧ基板１
７１上に設けられた順スタガード薄膜トランジスタのソ
ース電極１０７及びドレイン電極１０６と、ゲート電極
と対向するバックチャネル部２０４とを含む領域にリン
をドープしたｎ+ 型ａ−Ｓｉ：Ｈ層１０５ＡはＢＳＧ基
板１７１に接しているためリン・ボロン混在領域５５５
となっている。ＢＳＧ基板は硼素（Ｂ）を含む硼珪酸ガ
ラス、アルミ硼珪酸ガラスなどのボロシリケートガラス
系であればよい。
７１上に設けられた順スタガード薄膜トランジスタのソ
ース電極１０７及びドレイン電極１０６と、ゲート電極
と対向するバックチャネル部２０４とを含む領域にリン
をドープしたｎ+ 型ａ−Ｓｉ：Ｈ層１０５ＡはＢＳＧ基
板１７１に接しているためリン・ボロン混在領域５５５
となっている。ＢＳＧ基板は硼素（Ｂ）を含む硼珪酸ガ
ラス、アルミ硼珪酸ガラスなどのボロシリケートガラス
系であればよい。
【０１０４】その製造方法は図１１において、硼珪酸ガ
ラス（ＢＳＧ）基板１７１上に、ＩＴＯ膜が１５０ｎｍ
厚さ推積され、さらにその上に、ソース・ドレイン電極
用の導体膜としてＣｒ膜が１００ｎｍ厚で推積されて２
層が積層される。
ラス（ＢＳＧ）基板１７１上に、ＩＴＯ膜が１５０ｎｍ
厚さ推積され、さらにその上に、ソース・ドレイン電極
用の導体膜としてＣｒ膜が１００ｎｍ厚で推積されて２
層が積層される。
【０１０５】次に、この２層膜がパターニングされてバ
ックチャネル部２０４から除去して表示電極１１７を形
成する。
ックチャネル部２０４から除去して表示電極１１７を形
成する。
【０１０６】次に、バックチャネル部を跨がる位置に、
ｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａと、１５ｎｍ厚のノンド
ープａ−Ｓｉ：Ｈ層１０４Ａと、２５０ｎｍ厚のＳｉＮ
x 膜（１０３）と、２５０ｎｍ厚のＣｒ膜との４層が推
積されて設けられる。
ｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａと、１５ｎｍ厚のノンド
ープａ−Ｓｉ：Ｈ層１０４Ａと、２５０ｎｍ厚のＳｉＮ
x 膜（１０３）と、２５０ｎｍ厚のＣｒ膜との４層が推
積されて設けられる。
【０１０７】次に、Ｃｒ膜がパターニングされてゲート
電極１０２が形成され、続いて同一マスクを用いて下の
その４層がパターニングされる。すなわち、島状の薄膜
トランジスタ部とソース電極１０７とドレイン電極１０
６とが形成される。
電極１０２が形成され、続いて同一マスクを用いて下の
その４層がパターニングされる。すなわち、島状の薄膜
トランジスタ部とソース電極１０７とドレイン電極１０
６とが形成される。
【０１０８】よって、バックチャネル部２０４のｎ+ 型
ａ−Ｓｉ：Ｈ層１０５Ａは３ｎｍ厚であるから、ｎ+ 型
ａ−Ｓｉ：Ｈ層１０５Ａ中にＢＳＧ基板からボロンが拡
散されてリン・ボロン混在領域５５５となっている。
ａ−Ｓｉ：Ｈ層１０５Ａは３ｎｍ厚であるから、ｎ+ 型
ａ−Ｓｉ：Ｈ層１０５Ａ中にＢＳＧ基板からボロンが拡
散されてリン・ボロン混在領域５５５となっている。
【０１０９】したがって、ソース電極１０７とドレイン
電極１０６はその上のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａに
よりオーミックコンタクトが確実になり、バックチャネ
ル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａはボロンの
拡散により補償されて高抵抗化がそれぞれ達成でき、図
１７に示すような従来の薄膜トランジスタに比較し特性
は著しく改善される。
電極１０６はその上のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａに
よりオーミックコンタクトが確実になり、バックチャネ
ル部２０４のｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａはボロンの
拡散により補償されて高抵抗化がそれぞれ達成でき、図
１７に示すような従来の薄膜トランジスタに比較し特性
は著しく改善される。
【０１１０】例えば、図２３の曲線ｂに示すようなオフ
特性の不良が多発する従来の特性が、曲線ｄに示すよう
な特性となり、オフ特性領域の漏れ電流を少なくするこ
とができ、歩留まりが向上した。さらに、再現性が良
く、長期的に特性が安定し信頼性も向上した。
特性の不良が多発する従来の特性が、曲線ｄに示すよう
な特性となり、オフ特性領域の漏れ電流を少なくするこ
とができ、歩留まりが向上した。さらに、再現性が良
く、長期的に特性が安定し信頼性も向上した。
【０１１１】一般的な基板は絶縁性透明ガラス基板が用
いられるが、絶縁性は配線間の短絡防止のため必要であ
り、透明性は透過型表示装置の光透過確保のためであ
り、ガラスは製造プロセス温度に耐える低コスト材料で
ある点から選択されたものである。また、Ｎａイオン等
による汚染を防止する目的で低Ｎａ含有量のガラス基板
が選択される場合もある。これらの条件を満たす基板は
各種あり、前者にはソーダライムガラス、鉛ガラス系の
軟質ガラスから、アルミ珪酸ガラス、アルミ硼珪酸ガラ
ス、硼珪酸ガラスや石英系の硬質ガラスまで用いられ、
後者にはアルミ珪酸ガラス、硼珪酸ガラス、石英が用い
られる。
いられるが、絶縁性は配線間の短絡防止のため必要であ
り、透明性は透過型表示装置の光透過確保のためであ
り、ガラスは製造プロセス温度に耐える低コスト材料で
ある点から選択されたものである。また、Ｎａイオン等
による汚染を防止する目的で低Ｎａ含有量のガラス基板
が選択される場合もある。これらの条件を満たす基板は
各種あり、前者にはソーダライムガラス、鉛ガラス系の
軟質ガラスから、アルミ珪酸ガラス、アルミ硼珪酸ガラ
ス、硼珪酸ガラスや石英系の硬質ガラスまで用いられ、
後者にはアルミ珪酸ガラス、硼珪酸ガラス、石英が用い
られる。
【０１１２】本発明の実施の形態ではこれらの目的を兼
ねる外、順スタガード薄膜トランジスタのバックチャネ
ル部にｎ+ 型ａ−Ｓｉ：Ｈ層が存在する簡易型構造にお
いて、ｎ+ 型ａ−Ｓｉ：Ｈ層中のリンをこれが接してい
る基板からのボロンで補償する目的を有する。これはＢ
ＳＧ基板からのボロンの熱拡散ばかりでなく、むしろプ
ラズマプロセスのプラズマによる基板のスパッタリング
によって基板表面にボロンが遊離されｎ+ 型ａ−Ｓｉ：
Ｈ層中に取り込まれることによると考えられる。したが
って、前述の基板の内、ボロンを１０％〜５０％含有す
る硼珪酸ガラス、アルミニウム硼珪酸ガラス系のＢＳＧ
基板を用いることに特徴がある。本実施の形態は基板自
体にボロンを含有しているので、補償するために新たな
部材、工程の追加を伴わない利点がある。
ねる外、順スタガード薄膜トランジスタのバックチャネ
ル部にｎ+ 型ａ−Ｓｉ：Ｈ層が存在する簡易型構造にお
いて、ｎ+ 型ａ−Ｓｉ：Ｈ層中のリンをこれが接してい
る基板からのボロンで補償する目的を有する。これはＢ
ＳＧ基板からのボロンの熱拡散ばかりでなく、むしろプ
ラズマプロセスのプラズマによる基板のスパッタリング
によって基板表面にボロンが遊離されｎ+ 型ａ−Ｓｉ：
Ｈ層中に取り込まれることによると考えられる。したが
って、前述の基板の内、ボロンを１０％〜５０％含有す
る硼珪酸ガラス、アルミニウム硼珪酸ガラス系のＢＳＧ
基板を用いることに特徴がある。本実施の形態は基板自
体にボロンを含有しているので、補償するために新たな
部材、工程の追加を伴わない利点がある。
【０１１３】図１２は、本発明の第７の実施の形態の順
スタガード型薄膜トランジスタを示す断面図である。こ
の図を参照してその構造と製造方法とについて説明す
る。
スタガード型薄膜トランジスタを示す断面図である。こ
の図を参照してその構造と製造方法とについて説明す
る。
【０１１４】図１２において、薄膜トランジスタのソー
ス電極１０６及びドレイン電極１０７と、ゲート電極１
０２と対向するバックチャネル部とを含む領域にｎ+ 型
ａ−Ｓｉ：Ｈ層が設けられ、そのバックチャネル部のｎ
+ 型ａ−Ｓｉ：Ｈ層はボロシリケートガラス膜２０９に
接してリン・ボロン混在領域５５５となる構造を有して
いる。
ス電極１０６及びドレイン電極１０７と、ゲート電極１
０２と対向するバックチャネル部とを含む領域にｎ+ 型
ａ−Ｓｉ：Ｈ層が設けられ、そのバックチャネル部のｎ
+ 型ａ−Ｓｉ：Ｈ層はボロシリケートガラス膜２０９に
接してリン・ボロン混在領域５５５となる構造を有して
いる。
【０１１５】またその製造方法は、図１２において、公
知の方法で、基板上にプラズマＣＶＤ法によりＢＳＧ膜
２０９が３５０ｎｍの厚さに推積され、ソース・ドレイ
ン電極にＩＴＯ膜が１５０ｎｍ厚にスパッタ推積されて
２層形成される。
知の方法で、基板上にプラズマＣＶＤ法によりＢＳＧ膜
２０９が３５０ｎｍの厚さに推積され、ソース・ドレイ
ン電極にＩＴＯ膜が１５０ｎｍ厚にスパッタ推積されて
２層形成される。
【０１１６】次に、このＩＴＯ膜が表示電極１１７と一
体になったソース電極１０７とドレイン電極１０６とに
パターニングされ、バックチャネル部２０４のＢＳＧ膜
１０９が露出される。
体になったソース電極１０７とドレイン電極１０６とに
パターニングされ、バックチャネル部２０４のＢＳＧ膜
１０９が露出される。
【０１１７】次に、ソース電極１０７とドレイン電極１
０６とに跨がる表面位置に、４ｎｍ厚のリンをドープさ
れたｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａと、３０ｎｍ厚のノ
ンドープａ−Ｓｉ：Ｈ層１０４Ａと、２５０ｎｍ厚のＳ
ｉＮx 膜（１０３）とをプラズマＣＶＤ法により順次に
推積され、１５０ｎｍ厚のＭｏ膜がゲート電極１０２と
してスパッタ法により推積され、４層膜を形成する。
０６とに跨がる表面位置に、４ｎｍ厚のリンをドープさ
れたｎ+ 型ａ−Ｓｉ：Ｈ層１０５Ａと、３０ｎｍ厚のノ
ンドープａ−Ｓｉ：Ｈ層１０４Ａと、２５０ｎｍ厚のＳ
ｉＮx 膜（１０３）とをプラズマＣＶＤ法により順次に
推積され、１５０ｎｍ厚のＭｏ膜がゲート電極１０２と
してスパッタ法により推積され、４層膜を形成する。
【０１１８】次に、島状の薄膜トランジスタ部として、
ドライエッチングを用いて上述の４層をエッチングす
る。次に、この島状パターンより幅の小さいゲート電極
１０２のパターンで、Ｍｏ膜をエッチングする。
ドライエッチングを用いて上述の４層をエッチングす
る。次に、この島状パターンより幅の小さいゲート電極
１０２のパターンで、Ｍｏ膜をエッチングする。
【０１１９】このように、島状薄膜トランジスタ部より
ゲート電極の幅を小さくすることでゲート電極とソース
・ドレイン電極間の距離を大きくして漏れ電流を防ぐこ
とができる。また、上述の工程で積層され、パターニン
グされ、適宜アニールされて、バックチャネル部２０４
のＢＳＧ膜１０９の上部界面のｎ+ 型ａ−Ｓｉ：Ｈ層１
０５ＡにＢＳＧ膜からボロンが拡散されて、ｎ+ 型ａ−
Ｓｉ：Ｈ層はリン・ボロン混在領域５５５となって高抵
抗化されるため、ソース電極１０７とドレイン電極１０
６間の漏れ電流を防ぐことができる。
ゲート電極の幅を小さくすることでゲート電極とソース
・ドレイン電極間の距離を大きくして漏れ電流を防ぐこ
とができる。また、上述の工程で積層され、パターニン
グされ、適宜アニールされて、バックチャネル部２０４
のＢＳＧ膜１０９の上部界面のｎ+ 型ａ−Ｓｉ：Ｈ層１
０５ＡにＢＳＧ膜からボロンが拡散されて、ｎ+ 型ａ−
Ｓｉ：Ｈ層はリン・ボロン混在領域５５５となって高抵
抗化されるため、ソース電極１０７とドレイン電極１０
６間の漏れ電流を防ぐことができる。
【０１２０】したがって、ｎ+ 型ａ−Ｓｉ：Ｈ層１０５
Ａを設けたことにより確実なオーミック接触でオン特性
の良好な、かつ、漏れ電流を防止してのオフ特性の良好
な薄膜トランジスタが得られる。図１７で示す従来の薄
膜トランジスタの特性は改善され、例えば、図２３の曲
線ａに示すような従来の特性が、曲線ｄに示すような特
性となる。
Ａを設けたことにより確実なオーミック接触でオン特性
の良好な、かつ、漏れ電流を防止してのオフ特性の良好
な薄膜トランジスタが得られる。図１７で示す従来の薄
膜トランジスタの特性は改善され、例えば、図２３の曲
線ａに示すような従来の特性が、曲線ｄに示すような特
性となる。
【０１２１】ガラス基板上に設ける保護膜は、一般的に
は基板のＮａイオン等による汚染を防止する目的や、遮
光膜との層間絶縁膜の目的で設けられるが、本実施の形
態ではこれらの目的を兼ねる外、ＢＳＧ膜からのボロン
の拡散によるｎ+ 型ａ−Ｓｉ膜のリンの補償の目的を有
している。ボロンの拡散を大きくするためにボロンを化
学量論的に過剰にドーピングしたＢＳＧ膜を用いること
もできる。とくにプラズマＣＶＤで形成したＢＳＧ膜に
は内部にＨを含むためにドーピングされやすく効果的で
ある。また、ガラス基板上に設けたＢＳＧ膜はフォトリ
ソグラフィーによるパターニング工程は不要である利点
もある。
は基板のＮａイオン等による汚染を防止する目的や、遮
光膜との層間絶縁膜の目的で設けられるが、本実施の形
態ではこれらの目的を兼ねる外、ＢＳＧ膜からのボロン
の拡散によるｎ+ 型ａ−Ｓｉ膜のリンの補償の目的を有
している。ボロンの拡散を大きくするためにボロンを化
学量論的に過剰にドーピングしたＢＳＧ膜を用いること
もできる。とくにプラズマＣＶＤで形成したＢＳＧ膜に
は内部にＨを含むためにドーピングされやすく効果的で
ある。また、ガラス基板上に設けたＢＳＧ膜はフォトリ
ソグラフィーによるパターニング工程は不要である利点
もある。
【０１２２】図１３は、本発明の第８の実施の形態の順
スタガード薄膜トランジスタを示す断面図である。この
図を参照してその構造と製造方法とについて説明する。
スタガード薄膜トランジスタを示す断面図である。この
図を参照してその構造と製造方法とについて説明する。
【０１２３】その構造は図１３において、ＢＳＧ基板１
７１上に設けられた順スタガード薄膜トランジスタのソ
ース電極１０７及びドレイン電極１０６と、ゲート電極
１０２と対向するバックチャネル部２０４とを含む領域
にリン拡散層４４５が設けられ、そのバックチャネル部
２０４のリン拡散層４４５はＢＳＧ基板１７１に接す
る。ＢＳＧ基板は硼素（Ｂ）を含む硼珪酸ガラス、アル
ミニウム硼珪酸ガラスなどのボロシリケートガラス系で
あればよい。
７１上に設けられた順スタガード薄膜トランジスタのソ
ース電極１０７及びドレイン電極１０６と、ゲート電極
１０２と対向するバックチャネル部２０４とを含む領域
にリン拡散層４４５が設けられ、そのバックチャネル部
２０４のリン拡散層４４５はＢＳＧ基板１７１に接す
る。ＢＳＧ基板は硼素（Ｂ）を含む硼珪酸ガラス、アル
ミニウム硼珪酸ガラスなどのボロシリケートガラス系で
あればよい。
【０１２４】その製造方法は図１３において、硼珪酸ガ
ラス（ＢＳＧ）基板１７１を用いた基板上に、ソース電
極１０７とドレイン電極１０６用のＴｉ膜が１００ｎｍ
厚さ推積される。
ラス（ＢＳＧ）基板１７１を用いた基板上に、ソース電
極１０７とドレイン電極１０６用のＴｉ膜が１００ｎｍ
厚さ推積される。
【０１２５】次に、少なくともソース・ドレイン電極間
がエッチングされて分離される。その結果、ＢＳＧ基板
１７１が露出される。
がエッチングされて分離される。その結果、ＢＳＧ基板
１７１が露出される。
【０１２６】次に、半導体膜（ノンドープのａ−Ｓｉ
膜）形成時に用いる装置と同一のプラズマＣＶＤ装置を
用い、成膜前、基板が３５０℃に設定され、フォスフィ
ンガスを０．５％含有するＡｒガスを１０Ｐａに保つよ
うに真空排気しながら、１３．５６ＭＨｚ，０．４Ｗ／
ｃｍ2 の高周波電力でフォスフィンプラズマを発生させ
て、ソース電極１０７とドレイン電極１０６とバックチ
ャネル部のＢＳＧ基板１７１のそれぞれの表面が少なく
ともそのプラズマに５分間曝されて、リン拡散層４４５
が形成される。無論、単独のプラズマドーピング装置を
用いても実施できるが、次に続く工程でのプラズマＣＶ
Ｄ装置内で実施すれば、リン拡散層４４５を形成しソー
ス・ドレイン電極とオーミックコンタクトを取る必要が
ある半導体層（ノンドープのａ−Ｓｉ膜１０４）を連続
して形成できるばかりでなく、より良好なオーミックコ
ンタクトが得られやすい。
膜）形成時に用いる装置と同一のプラズマＣＶＤ装置を
用い、成膜前、基板が３５０℃に設定され、フォスフィ
ンガスを０．５％含有するＡｒガスを１０Ｐａに保つよ
うに真空排気しながら、１３．５６ＭＨｚ，０．４Ｗ／
ｃｍ2 の高周波電力でフォスフィンプラズマを発生させ
て、ソース電極１０７とドレイン電極１０６とバックチ
ャネル部のＢＳＧ基板１７１のそれぞれの表面が少なく
ともそのプラズマに５分間曝されて、リン拡散層４４５
が形成される。無論、単独のプラズマドーピング装置を
用いても実施できるが、次に続く工程でのプラズマＣＶ
Ｄ装置内で実施すれば、リン拡散層４４５を形成しソー
ス・ドレイン電極とオーミックコンタクトを取る必要が
ある半導体層（ノンドープのａ−Ｓｉ膜１０４）を連続
して形成できるばかりでなく、より良好なオーミックコ
ンタクトが得られやすい。
【０１２７】次に、ソース電極１０７とドレイン電極１
０６とに重なる位置に、１７ｎｍ厚のノンドープａ−Ｓ
ｉ：Ｈ層１０４Ａと、２８０ｎｍのＳｉＮx 膜（１０
３）がプラズマＣＶＤ法で推積され、スパッタ法で２０
０ｎｍ厚のＣｒ膜（１０２）が推積され、合計３層が推
積されて設けられる。
０６とに重なる位置に、１７ｎｍ厚のノンドープａ−Ｓ
ｉ：Ｈ層１０４Ａと、２８０ｎｍのＳｉＮx 膜（１０
３）がプラズマＣＶＤ法で推積され、スパッタ法で２０
０ｎｍ厚のＣｒ膜（１０２）が推積され、合計３層が推
積されて設けられる。
【０１２８】次に、Ｃｒ膜がゲート電極１０２にパター
ニングされ、同一マスクを用いて島状の薄膜トランジス
タ部として、その下の２層がドライエッチングを用いて
順次にパターニングされる。推積からの一連の工程の結
果、バックチャネル部２０４のＢＳＧ基板１７１のリン
拡散層４４５から、その表面に積層したノンドープａ−
Ｓｉ：Ｈ層１０４Ａ界面へもリンの拡散が生じリン拡散
層４４５が形成される。
ニングされ、同一マスクを用いて島状の薄膜トランジス
タ部として、その下の２層がドライエッチングを用いて
順次にパターニングされる。推積からの一連の工程の結
果、バックチャネル部２０４のＢＳＧ基板１７１のリン
拡散層４４５から、その表面に積層したノンドープａ−
Ｓｉ：Ｈ層１０４Ａ界面へもリンの拡散が生じリン拡散
層４４５が形成される。
【０１２９】次に、島状の薄膜トランジスタ部にプラズ
マＣＶＤ法でＢＳＧ膜２０８を推積させ、表面保護膜を
形成する。これにより、ソース電極１０７とドレイン電
極１０６上のリン拡散層４４５はボロンの拡散により補
償されてリン・ボロン混在領域５５５となって高抵抗化
が達成でき、ソース電極１０７とドレイン電極１０６間
の漏れ電流が防止でき、さらに、ゲート電極１０２から
ソース電極１０７とドレイン電極１０６までの島状薄膜
トランジスタ部側壁がＢＳＧ膜２０８で保護されるため
汚染による漏れ電流の発生が防止できるため、図１８に
示すような従来の薄膜トランジスタに比較し特性は著し
く改善される。
マＣＶＤ法でＢＳＧ膜２０８を推積させ、表面保護膜を
形成する。これにより、ソース電極１０７とドレイン電
極１０６上のリン拡散層４４５はボロンの拡散により補
償されてリン・ボロン混在領域５５５となって高抵抗化
が達成でき、ソース電極１０７とドレイン電極１０６間
の漏れ電流が防止でき、さらに、ゲート電極１０２から
ソース電極１０７とドレイン電極１０６までの島状薄膜
トランジスタ部側壁がＢＳＧ膜２０８で保護されるため
汚染による漏れ電流の発生が防止できるため、図１８に
示すような従来の薄膜トランジスタに比較し特性は著し
く改善される。
【０１３０】例えば従来は図２３の曲線ａに示すような
オフ特性の不良で歩留まりが悪かったが、曲線ｄに示す
ような特性となり、オフ特性領域の漏れ電流を無くする
ことができ、歩留まりが向上した。さらに、再現性が良
く、長期的に時性が安定し信頼性も向上した。
オフ特性の不良で歩留まりが悪かったが、曲線ｄに示す
ような特性となり、オフ特性領域の漏れ電流を無くする
ことができ、歩留まりが向上した。さらに、再現性が良
く、長期的に時性が安定し信頼性も向上した。
【０１３１】図１４は、本発明の第９の実施の形態の順
スタガード薄膜トランジスタを示す断面図である。
スタガード薄膜トランジスタを示す断面図である。
【０１３２】図１４において、基板１００上に設けられ
た遮光膜１２０上に、ＢＳＧ膜１０９が設けられ、その
上で遮光膜１２０に対向する位置にソース電極１０７と
ドレイン電極１０６が設けられ、その両電極間のバック
チャネル部２０４と両電極の一部に重なる領域に、ノン
ドープａ−Ｓｉ：Ｈ層１０４Ａと窒化シリコン膜１０３
Ａとが島状にパターニングされて薄膜トランジスタ部が
設けられ、そのノンドープａ−Ｓｉ：Ｈ層１０４Ａと上
記両電極とバックチャネル部２０４のＢＳＧ膜１０９と
の界面にそれぞれリン拡散層４４５が設けられ、上記島
状薄膜トランジスタ部を覆うようにＢＳＧ膜２０８が設
けられ、その上部で少なくともバックチャネル部２０４
に対向する位置にゲート電極１０２を設けた順スタガー
ド薄膜トランジスタ（ゲート絶縁膜は窒化シリコン膜１
０３ＡとＢＳＧ膜２０８との２層膜）が形成されてお
り、バックチャネル部２０４のリン拡散層４５５は接し
ているＢＳＧ膜１０９からのボロンにより補償されてリ
ン・ボロン混在領域５５５となっている。
た遮光膜１２０上に、ＢＳＧ膜１０９が設けられ、その
上で遮光膜１２０に対向する位置にソース電極１０７と
ドレイン電極１０６が設けられ、その両電極間のバック
チャネル部２０４と両電極の一部に重なる領域に、ノン
ドープａ−Ｓｉ：Ｈ層１０４Ａと窒化シリコン膜１０３
Ａとが島状にパターニングされて薄膜トランジスタ部が
設けられ、そのノンドープａ−Ｓｉ：Ｈ層１０４Ａと上
記両電極とバックチャネル部２０４のＢＳＧ膜１０９と
の界面にそれぞれリン拡散層４４５が設けられ、上記島
状薄膜トランジスタ部を覆うようにＢＳＧ膜２０８が設
けられ、その上部で少なくともバックチャネル部２０４
に対向する位置にゲート電極１０２を設けた順スタガー
ド薄膜トランジスタ（ゲート絶縁膜は窒化シリコン膜１
０３ＡとＢＳＧ膜２０８との２層膜）が形成されてお
り、バックチャネル部２０４のリン拡散層４５５は接し
ているＢＳＧ膜１０９からのボロンにより補償されてリ
ン・ボロン混在領域５５５となっている。
【０１３３】これにより、ソース電極１０７とドレイン
電極１０６上のリン拡散層４４５によりオーミックコン
タクトが確実になり、バックチャネル部２０４のリン拡
散層４４５はボロンの拡散により補償されて高抵抗化が
それぞれ達成でき、ソース電極１０７とドレイン電極１
０６間の漏れ電流が防止でき、さらに、ゲート電極１０
２からソース電極１０７とドレイン電極１０６までの島
状薄膜トランジスタ側壁がＢＳＧ膜２０８で保護される
ため汚染による漏れ電流の発生が防止できるため、図１
８に示すような従来の薄膜トランジスタに比較し特性は
著しく改善される。
電極１０６上のリン拡散層４４５によりオーミックコン
タクトが確実になり、バックチャネル部２０４のリン拡
散層４４５はボロンの拡散により補償されて高抵抗化が
それぞれ達成でき、ソース電極１０７とドレイン電極１
０６間の漏れ電流が防止でき、さらに、ゲート電極１０
２からソース電極１０７とドレイン電極１０６までの島
状薄膜トランジスタ側壁がＢＳＧ膜２０８で保護される
ため汚染による漏れ電流の発生が防止できるため、図１
８に示すような従来の薄膜トランジスタに比較し特性は
著しく改善される。
【０１３４】図１５は、本発明の第９の実施の形態の製
造方法について説明するための工程順断面図である。
造方法について説明するための工程順断面図である。
【０１３５】図１５（ａ）に示すように、透明絶縁性の
ガラス基板１００上に、Ｃｒ膜をスパッタ法で１８０ｎ
ｍ厚に推積させ、パターニングされて遮光膜１２０が形
成される。その表面に、プラズマＣＶＤ法でＢＳＧ膜１
０９を３００ｎｍ厚に推積させる。さらに、その表面に
スパッタ法でＣｒ膜が１５０ｎｍ厚に推積され、ソース
電極１０７、ドレイン電極１０６及び表示電極１１７に
パターニングされて設けられている。その結果、ＢＳＧ
膜１０９が露出される。
ガラス基板１００上に、Ｃｒ膜をスパッタ法で１８０ｎ
ｍ厚に推積させ、パターニングされて遮光膜１２０が形
成される。その表面に、プラズマＣＶＤ法でＢＳＧ膜１
０９を３００ｎｍ厚に推積させる。さらに、その表面に
スパッタ法でＣｒ膜が１５０ｎｍ厚に推積され、ソース
電極１０７、ドレイン電極１０６及び表示電極１１７に
パターニングされて設けられている。その結果、ＢＳＧ
膜１０９が露出される。
【０１３６】次に、ａ−Ｓｉ膜形成時に用いる装置と同
一のプラズマＣＶＤ装置を用い、成膜前、基板が３００
℃に設定され、フォスフィンガスを０．５％含有するＡ
ｒガスを８Ｐａに保つように真空排気しながら、１３．
５６ＭＨｚ，０．３Ｗ／ｃｍ2 の高周波電力でフォスフ
ィンプラズマを発生させて、ソース電極１０７とドレイ
ン電極１０６とバックチャネル部２０４のＢＳＧ膜１０
９のそれぞれの表面が少なくともそのプラズマに２分間
曝されて、リン拡散層４４５が形成される。ノンドープ
ａ−Ｓｉ層形成のためのプラズマＣＶＤ装置内でプラズ
マドーピングを実施すれば、ノンドープａ−Ｓｉ層にリ
ン拡散層４４５を形成しソース・ドレイン電極と良好な
オーミックコンタクトが得られやすい。
一のプラズマＣＶＤ装置を用い、成膜前、基板が３００
℃に設定され、フォスフィンガスを０．５％含有するＡ
ｒガスを８Ｐａに保つように真空排気しながら、１３．
５６ＭＨｚ，０．３Ｗ／ｃｍ2 の高周波電力でフォスフ
ィンプラズマを発生させて、ソース電極１０７とドレイ
ン電極１０６とバックチャネル部２０４のＢＳＧ膜１０
９のそれぞれの表面が少なくともそのプラズマに２分間
曝されて、リン拡散層４４５が形成される。ノンドープ
ａ−Ｓｉ層形成のためのプラズマＣＶＤ装置内でプラズ
マドーピングを実施すれば、ノンドープａ−Ｓｉ層にリ
ン拡散層４４５を形成しソース・ドレイン電極と良好な
オーミックコンタクトが得られやすい。
【０１３７】次に図１５（ｂ）に示すように、ソース電
極１０７とドレイン電極１０６とに跨がる位置に、１６
ｎｍ厚のノンドープａ−Ｓｉ：Ｈ層１０４Ａと、３００
ｎｍ厚にＳｉＮx 膜１０３ＡがプラズマＣＶＤ法で推積
され、島状薄膜トランジスタ部を形成するパターンのレ
ジスト膜７１１が形成されて、その２層膜がドライエッ
チングされた後、レジスト膜７１１は除去される。
極１０７とドレイン電極１０６とに跨がる位置に、１６
ｎｍ厚のノンドープａ−Ｓｉ：Ｈ層１０４Ａと、３００
ｎｍ厚にＳｉＮx 膜１０３ＡがプラズマＣＶＤ法で推積
され、島状薄膜トランジスタ部を形成するパターンのレ
ジスト膜７１１が形成されて、その２層膜がドライエッ
チングされた後、レジスト膜７１１は除去される。
【０１３８】次に、図１４に示すように、前記島状薄膜
トランジスタ部全面に、プラズマＣＶＤ法でＢＳＧ膜２
０８を３００ｎｍ厚に推積し、不要な部分がエッチング
されてパターニングされる。実質的にはＳｉＮx 膜１０
３Ａ絶縁膜１０３とＢＳＧ膜２０８との２層ゲート絶縁
膜が形成されているその上に、スパッタ法でＣｒ膜を２
００ｎｍ推積し、ゲート電極１０２をパターニングす
る。
トランジスタ部全面に、プラズマＣＶＤ法でＢＳＧ膜２
０８を３００ｎｍ厚に推積し、不要な部分がエッチング
されてパターニングされる。実質的にはＳｉＮx 膜１０
３Ａ絶縁膜１０３とＢＳＧ膜２０８との２層ゲート絶縁
膜が形成されているその上に、スパッタ法でＣｒ膜を２
００ｎｍ推積し、ゲート電極１０２をパターニングす
る。
【０１３９】一連の工程の結果、バックチャネル部２０
４のＢＳＧ膜１０９のリン拡散層４４５はＢＳＧ膜１０
９内部のボロンにより補償されるから、その表面に積層
したノンドープａ−Ｓｉ：Ｈ層１０４Ａ界面への相互拡
散でも同様に補償されてリン・ボロン混在領域５５５が
形成される。このため、ソース電極１０７とドレイン電
極１０６間の漏れ電流ば防止でき、さらに、ゲート電極
１０２からソース電極１０７とドレイン電極１０６まで
の島状薄膜トランジスタ部側壁がＢＳＧ膜２０８で保護
されるため汚染による漏れ電流の発生が防止でき、さら
に、ゲート絶縁膜が別工程の２層膜となるため膜のピン
ボールなどの欠陥が保護されるためゲートの漏れ電流が
防止できる冗長性も有し、図１８に示すような従来の薄
膜トランジスタに比較し特性は著しく改善される。
４のＢＳＧ膜１０９のリン拡散層４４５はＢＳＧ膜１０
９内部のボロンにより補償されるから、その表面に積層
したノンドープａ−Ｓｉ：Ｈ層１０４Ａ界面への相互拡
散でも同様に補償されてリン・ボロン混在領域５５５が
形成される。このため、ソース電極１０７とドレイン電
極１０６間の漏れ電流ば防止でき、さらに、ゲート電極
１０２からソース電極１０７とドレイン電極１０６まで
の島状薄膜トランジスタ部側壁がＢＳＧ膜２０８で保護
されるため汚染による漏れ電流の発生が防止でき、さら
に、ゲート絶縁膜が別工程の２層膜となるため膜のピン
ボールなどの欠陥が保護されるためゲートの漏れ電流が
防止できる冗長性も有し、図１８に示すような従来の薄
膜トランジスタに比較し特性は著しく改善される。
【０１４０】例えば従来は図２３の曲線ａに示すような
オフ特性の不良で歩留まりが悪かったが、曲線ｄに示す
ような特性となり、オフ特性領域の漏れ電流を無くする
ことができ、歩留が向上した。さらに、再現性が良く、
長期的に特性が安定し信頼性も向上した。
オフ特性の不良で歩留まりが悪かったが、曲線ｄに示す
ような特性となり、オフ特性領域の漏れ電流を無くする
ことができ、歩留が向上した。さらに、再現性が良く、
長期的に特性が安定し信頼性も向上した。
【０１４１】なお、第３，第４及び第５の実施の形態に
おける、ＢＳＧ膜１０９の形成は、ジボラン及びシラン
ガスを使ったプラズマＣＶＤ法で形成したが、シボラン
に代えてトリメチルボロンなどの有機材料を用いてもよ
いし、３臭化硼素をキャリアガスでバブリングし導入す
ることもできる。また、リン濃度によってＢＳＧ膜の形
成条件を適宜変え、漏れのない高抵抗化できるＢＳＧ膜
との界面や膜中濃度に設定できる。
おける、ＢＳＧ膜１０９の形成は、ジボラン及びシラン
ガスを使ったプラズマＣＶＤ法で形成したが、シボラン
に代えてトリメチルボロンなどの有機材料を用いてもよ
いし、３臭化硼素をキャリアガスでバブリングし導入す
ることもできる。また、リン濃度によってＢＳＧ膜の形
成条件を適宜変え、漏れのない高抵抗化できるＢＳＧ膜
との界面や膜中濃度に設定できる。
【０１４２】以上、実施の形態について説明したが、そ
の補足ないしは要約を行う。
の補足ないしは要約を行う。
【０１４３】オーミックコンタクト用にｎ+ 型ａ−Ｓ
ｉ：Ｈ膜又はリンドープ層を用いる２通りがある。これ
らのｎ型不純物をｐ型不純物で補償するのにボロンをプ
ラズマドーピングするのと、ＢＳＧを用いるのと２通り
ある。又、順スタガード型と逆スタガード型の２種類が
ある。合計で８通りの組合せが可能である。
ｉ：Ｈ膜又はリンドープ層を用いる２通りがある。これ
らのｎ型不純物をｐ型不純物で補償するのにボロンをプ
ラズマドーピングするのと、ＢＳＧを用いるのと２通り
ある。又、順スタガード型と逆スタガード型の２種類が
ある。合計で８通りの組合せが可能である。
【０１４４】まず第１にｎ+ 型ａ−Ｓｉ：Ｈ膜を補償す
るのにボロンのプラズマドーピングを使用する場合、逆
スタガード型では直接的にジボラン（Ｂ2 Ｈ6 ）などの
ボロンハライドガスを含むプラズマによりボロンドーピ
ングすることにより、バックチャネル部のｎ+ 型ａ−Ｓ
ｉ：Ｈ層はリン・ボロン混在領域にでき、リン・ボロン
で補償（コンペンセーション）できる。このため、実質
的には高抵抗化でき漏れ電流を抑えることができる。順
スタガード型では下地ＳｉＯx にＢ2 Ｈ6 プラズマによ
りボロンドーピングすることにより、その後推積したバ
ックチャネル部のｎ+ 型ａ−Ｓｉ：Ｈ層は拡散により間
接的にリン・ボロン混在領域にでき、リンをボロンで補
償できる。このため、同様に高抵抗化でき漏れ電流を抑
えることができる。
るのにボロンのプラズマドーピングを使用する場合、逆
スタガード型では直接的にジボラン（Ｂ2 Ｈ6 ）などの
ボロンハライドガスを含むプラズマによりボロンドーピ
ングすることにより、バックチャネル部のｎ+ 型ａ−Ｓ
ｉ：Ｈ層はリン・ボロン混在領域にでき、リン・ボロン
で補償（コンペンセーション）できる。このため、実質
的には高抵抗化でき漏れ電流を抑えることができる。順
スタガード型では下地ＳｉＯx にＢ2 Ｈ6 プラズマによ
りボロンドーピングすることにより、その後推積したバ
ックチャネル部のｎ+ 型ａ−Ｓｉ：Ｈ層は拡散により間
接的にリン・ボロン混在領域にでき、リンをボロンで補
償できる。このため、同様に高抵抗化でき漏れ電流を抑
えることができる。
【０１４５】第２に、リンドープ層を補償するのにボロ
ンのプラズマドーピングを使用する場合、逆スタガード
型ではノンドープａ−Ｓｉ：Ｈ層を形成しＰＨ3 プラズ
マに曝してリンドープ層を形成し、ソース電極及びドレ
イン電極を形成してからＢ2Ｈ6 プラズマに曝すことに
よりバックチャネル部にリン・ボロン混在領域を形成で
きる。順スタガード型では、図３，４を参照して説明し
たように、下地ＳｉＯx をＢ2 Ｈ6 プラズマに曝したの
ち、ソース電極及びドレイン電極を形成し、ＰＨ3 プラ
ズマに曝した後ノンドープａ−Ｓｉ：Ｈ層を形成するこ
とによりバックチャネル部をリン・ボロン混在層にでき
る。
ンのプラズマドーピングを使用する場合、逆スタガード
型ではノンドープａ−Ｓｉ：Ｈ層を形成しＰＨ3 プラズ
マに曝してリンドープ層を形成し、ソース電極及びドレ
イン電極を形成してからＢ2Ｈ6 プラズマに曝すことに
よりバックチャネル部にリン・ボロン混在領域を形成で
きる。順スタガード型では、図３，４を参照して説明し
たように、下地ＳｉＯx をＢ2 Ｈ6 プラズマに曝したの
ち、ソース電極及びドレイン電極を形成し、ＰＨ3 プラ
ズマに曝した後ノンドープａ−Ｓｉ：Ｈ層を形成するこ
とによりバックチャネル部をリン・ボロン混在層にでき
る。
【０１４６】これらのボロンのプラズマドーピングは適
宜処理条件を変えることにより確実な補償ができるた
め、特性の保証だけでなく歩留まりと信頼性を容易に達
成できる。ボロンのプラズマドーピングは、イオン注入
法によりイオンの侵入深さ（ペネトレーションディプ
ス）は浅いが、ラジカルの反応や拡散によって、オーミ
ックコンタクトに必要な厚さに薄く設けられたｎ+ 型や
リンドープ層、リン拡散層へのボロン導入は達成でき
る。
宜処理条件を変えることにより確実な補償ができるた
め、特性の保証だけでなく歩留まりと信頼性を容易に達
成できる。ボロンのプラズマドーピングは、イオン注入
法によりイオンの侵入深さ（ペネトレーションディプ
ス）は浅いが、ラジカルの反応や拡散によって、オーミ
ックコンタクトに必要な厚さに薄く設けられたｎ+ 型や
リンドープ層、リン拡散層へのボロン導入は達成でき
る。
【０１４７】また、逆スタガード型薄膜トランジスタの
オーミックコンタクト用のリンドープ層の形成にＰＨ3
プラズマを用いるため、電極と接触させるノンドープａ
−Ｓｉ：Ｈ層膜へ直接的にリンドープでき、よりドーピ
ング効果を高められ、結果としてバックチャネル部のリ
ンドープ層のリン濃度は過剰とならないからバックチャ
ネル部への直接的なＢ2 Ｈ6 プラズマドーピングで容易
にリンをボロンで補償できる。このため、イオン損傷を
極力少なく、バックチャネル部は実質的には高抵抗化で
漏れ電流を抑えることができる。
オーミックコンタクト用のリンドープ層の形成にＰＨ3
プラズマを用いるため、電極と接触させるノンドープａ
−Ｓｉ：Ｈ層膜へ直接的にリンドープでき、よりドーピ
ング効果を高められ、結果としてバックチャネル部のリ
ンドープ層のリン濃度は過剰とならないからバックチャ
ネル部への直接的なＢ2 Ｈ6 プラズマドーピングで容易
にリンをボロンで補償できる。このため、イオン損傷を
極力少なく、バックチャネル部は実質的には高抵抗化で
漏れ電流を抑えることができる。
【０１４８】第３にｎ+ 型ａ−Ｓｉ：Ｈ膜を補償するの
にＢＳＧと接触させる場合、逆スタガードでは、図５，
６を参照して説明したように、バックチャネル部に接触
するＢＳＧ膜を推積すればよい。ｎ+ 型ａ−Ｓｉ：Ｈ層
のリン濃度と膜厚に応じてＢＳＧ膜のボロン濃度、膜厚
及び熱処理案件を定めることができるので確実な補償が
できるため、特性の補償だけでなく歩留まりと信頼性を
容易に達成できる。順スタガード型では、図１１を参照
して説明したように、ＢＳＧ基板からのボロンの拡散や
プロセス中にボロンが遊離してｎ+ 型ａ−Ｓｉ：Ｈ層に
取り込まれリンの拡散による濃度の減少と活性なリンの
低下により漏れ電流発生を抑えられる。また、ｎ+ 型ａ
−Ｓｉ：Ｈ層のリン濃度と膜厚に応じて適宜に熱処理時
間などを変えることができ、確実な補償ができるため、
特性の保証だけでなく歩留まりと信頼性を容易に達成で
きる。
にＢＳＧと接触させる場合、逆スタガードでは、図５，
６を参照して説明したように、バックチャネル部に接触
するＢＳＧ膜を推積すればよい。ｎ+ 型ａ−Ｓｉ：Ｈ層
のリン濃度と膜厚に応じてＢＳＧ膜のボロン濃度、膜厚
及び熱処理案件を定めることができるので確実な補償が
できるため、特性の補償だけでなく歩留まりと信頼性を
容易に達成できる。順スタガード型では、図１１を参照
して説明したように、ＢＳＧ基板からのボロンの拡散や
プロセス中にボロンが遊離してｎ+ 型ａ−Ｓｉ：Ｈ層に
取り込まれリンの拡散による濃度の減少と活性なリンの
低下により漏れ電流発生を抑えられる。また、ｎ+ 型ａ
−Ｓｉ：Ｈ層のリン濃度と膜厚に応じて適宜に熱処理時
間などを変えることができ、確実な補償ができるため、
特性の保証だけでなく歩留まりと信頼性を容易に達成で
きる。
【０１４９】第４にリンドープ層を補償するのにＢＳＧ
を使用する場合、順スタガード型については図１３並び
に図１４及び図１５を参照して説明したように、バック
チャネル部のリンドープ層は、ＢＳＧ基板又はＢＳＧ膜
に接しているので拡散によりリン・ボロン混在層とな
る。リンドープ層のリン濃度に応じて適宜に熱処理時間
などを変えることができ、確実な補償ができるため、特
性の保証だけでなく歩留まりと信頼性を容易に達成でき
る。逆スタガード型では、図９，１０を参照して説明し
た通り、リンの補償にＢＳＧ膜を用いるため、ドープド
オキサイドの作用とバックチャネル部の保護膜の作用も
兼ねることができる。ＢＳＧ膜の製法はジボランを使っ
たプラズマＣＶＤ法が好ましいが、トリメチルボロンな
どの有機材料や３臭化硼素をキャリアガスでバブリング
し導入することもできる。また、リン濃度によってＢＳ
Ｇ膜の形成条件を適宜変え、漏れ電流のない高抵抗化で
きるＢＳＧ膜との界面や膜中濃度に設定できる。なお、
バックチャネル部に遮光膜を設ける場合の層間絶縁膜と
しても兼ねることができる。ちなみに、少なくとも保護
膜が用いられる場合が多いため、ドープ用ＢＳＧ膜を形
成しても必ずしも工程増加を招かない。
を使用する場合、順スタガード型については図１３並び
に図１４及び図１５を参照して説明したように、バック
チャネル部のリンドープ層は、ＢＳＧ基板又はＢＳＧ膜
に接しているので拡散によりリン・ボロン混在層とな
る。リンドープ層のリン濃度に応じて適宜に熱処理時間
などを変えることができ、確実な補償ができるため、特
性の保証だけでなく歩留まりと信頼性を容易に達成でき
る。逆スタガード型では、図９，１０を参照して説明し
た通り、リンの補償にＢＳＧ膜を用いるため、ドープド
オキサイドの作用とバックチャネル部の保護膜の作用も
兼ねることができる。ＢＳＧ膜の製法はジボランを使っ
たプラズマＣＶＤ法が好ましいが、トリメチルボロンな
どの有機材料や３臭化硼素をキャリアガスでバブリング
し導入することもできる。また、リン濃度によってＢＳ
Ｇ膜の形成条件を適宜変え、漏れ電流のない高抵抗化で
きるＢＳＧ膜との界面や膜中濃度に設定できる。なお、
バックチャネル部に遮光膜を設ける場合の層間絶縁膜と
しても兼ねることができる。ちなみに、少なくとも保護
膜が用いられる場合が多いため、ドープ用ＢＳＧ膜を形
成しても必ずしも工程増加を招かない。
【０１５０】
【発明の効果】以上説明したように、本発明によれば、
ソース電極及びドレイン電極とオーミック接触するｎ+
型半導体層もしくはリンドープ層又は拡散層を設けた薄
膜トランジスタのソース・ドレイン間バックチャネル部
にｎ型不純物をｐ型不純物で補償して高抵抗化すること
により、優れたオフ特性を達成できる。
ソース電極及びドレイン電極とオーミック接触するｎ+
型半導体層もしくはリンドープ層又は拡散層を設けた薄
膜トランジスタのソース・ドレイン間バックチャネル部
にｎ型不純物をｐ型不純物で補償して高抵抗化すること
により、優れたオフ特性を達成できる。
【０１５１】以上、薄膜半導体として水素化アモルファ
スシリコン層を使用する場合について説明したが、通常
のアモルファスシリコン層やシリコン層を用いてもよ
い。
スシリコン層を使用する場合について説明したが、通常
のアモルファスシリコン層やシリコン層を用いてもよ
い。
【図１】本発明の第１の実施の形態の薄膜トランジスタ
の構造を示す断面図。
の構造を示す断面図。
【図２】本発明の第１の実施の形態の製造方法について
説明するため（ａ）〜（ｃ）に分図して示す工程順断面
図。
説明するため（ａ）〜（ｃ）に分図して示す工程順断面
図。
【図３】本発明の第２の実施の形態の薄膜トランジスタ
の構造を示す断面図。
の構造を示す断面図。
【図４】本発明の第２の実施例の製造方法について説明
するため（ａ）〜（ｃ）に分図して示す工程順断面図。
するため（ａ）〜（ｃ）に分図して示す工程順断面図。
【図５】本発明の第３の実施の形態の薄膜トランジスタ
の構造を示す断面図。
の構造を示す断面図。
【図６】本発明の第３の実施の形態の製造方法について
説明するための（ａ）〜（ｃ）に分図して示す工程順断
面図。
説明するための（ａ）〜（ｃ）に分図して示す工程順断
面図。
【図７】図６に続いて（ａ）〜（ｄ）に分図して示す工
程順断面図。
程順断面図。
【図８】本発明の第４の実施の形態の製造方法について
説明するための（ａ）〜（ｄ）に分図して示す工程順断
面図。
説明するための（ａ）〜（ｄ）に分図して示す工程順断
面図。
【図９】本発明の第５の実施の形態の薄膜トランジスタ
の構造を示す断面図。
の構造を示す断面図。
【図１０】本発明の第５の実施の形態の製造方法につい
て説明するための（ａ）〜（ｃ）に分図して示す工程順
断面図。
て説明するための（ａ）〜（ｃ）に分図して示す工程順
断面図。
【図１１】本発明の第６の実施の形態について説明する
ための断面図。
ための断面図。
【図１２】本発明の第７の実施の形態について説明する
ための断面図。
ための断面図。
【図１３】本発明の第８の実施の形態について説明する
ための断面図。
ための断面図。
【図１４】本発明の第９の実施の形態の薄膜トランジス
タの構造を示す断面図。
タの構造を示す断面図。
【図１５】本発明の第９の実施の形態の製造方法につい
て説明するための（ａ），（ｂ）に分図にして示す工程
順断面図。
て説明するための（ａ），（ｂ）に分図にして示す工程
順断面図。
【図１６】第１の従来例について説明するための断面
図。
図。
【図１７】第２の従来例について説明するための断面
図。
図。
【図１８】第３の従来例について説明するための断面
図。
図。
【図１９】第４の従来例について説明するための断面
図。
図。
【図２０】第５の従来例について説明するための断面
図。
図。
【図２１】第６の従来例について説明するための断面
図。
図。
【図２２】第７の従来例について説明するための断面
図。
図。
【図２３】従来例および本願実施の形態により得られる
薄膜トランジスタの代表的な特性を示すグラフ。
薄膜トランジスタの代表的な特性を示すグラフ。
１００ 基板 １０１ 絶縁性基板 １４１ 透明ガラス基板 １７１ ＢＳＧ基板 ２４１ ガラス基板 １０２ ゲート電極 １０３ ゲート絶縁膜 １０３Ａ 窒化シリコン膜 １０４ ａ−Ｓｉ層 １０４Ａ ノンドープａ−Ｓｉ：Ｈ層 １０５ ｎ+ 型ａ−Ｓｉ層 １０５Ａ ｎ+ ａ−Ｓｉ：Ｈ層 １１５，４４５ Ｐ拡散層 １５５ Ｂドープ層 ２４５ Ｐドープ層 ３２０ ドープド領域 ３４５ クロムシリサイド膜 ２０４ バックチャネル部 ５５５ Ｐ、Ｂ混在領域 １０６ ドレイン電極 １０７ ソース電極 １１６ ソース・ドレイン １４５ オーミック接触層 １１７ 表示電極 １７１ ＩＴＯ膜 １０８，２１８ ＳｉＮx 膜 １０９，２０８，３１９ ＢＳＧ膜 ２０９ 上部絶縁膜 ２２９ ＳｉＯx 膜 １２０ 遮光膜 ７０１，７０２，７０３，７０４，７０５，７０６，７
０７，７０８，７０９７１０，７１１，７５０，７６
０，７７０ レジスト膜
０７，７０８，７０９７１０，７１１，７５０，７６
０，７７０ レジスト膜
Claims (15)
- 【請求項１】 半導体薄膜、前記半導体薄膜の表面を被
覆するゲート絶縁膜、前記半導体薄膜を前記ゲート絶縁
膜を介して選択的に被覆するゲート電極並びに前記半導
体薄膜の裏面に設けられたソース電極及びドレイン電極
を含む積層構造体と、前記積層構造体を搭載する基板と
を有する薄膜トランジスタにおいて、前記半導体薄膜の
ソース電極・ドレイン電極間領域であるバックチャネル
部にｎ型不純物及びｐ型不純物が混在して高抵抗化され
た領域を有していることを特徴とする薄膜トランジス
タ。 - 【請求項２】 半導体薄膜が裏面側に配置されたｎ+ 型
半導体層を有する２層膜でなり、前記ｎ+ 型半導体層に
接触してボロシリケートガラスが設けられそれによって
バックチャネル部が高抵抗化される請求項１記載の薄膜
トランジスタ。 - 【請求項３】 半導体薄膜の裏面にリンドープ層又はリ
ン拡散層が設けられ、前記リンドープ層又はリン拡散層
に接触してボロシリケートガラスが設けられそれによっ
てバックチャネル部が高抵抗化される請求項１記載の薄
膜トランジスタ。 - 【請求項４】 ゲート電極が基板表面を被覆して積層構
造体が設けられている請求項１乃至３記載の薄膜トラン
ジスタ。 - 【請求項５】 ソース電極、ドレイン電極及び半導体薄
膜の裏面が基板表面を被覆して積層構造体が設けられて
いる請求項１乃至３記載の薄膜トランジスタ。 - 【請求項６】 表面部にボロシリケートガラス膜を有す
る基板の前記ボロシリケートガラス膜が半導体薄膜の裏
面に接触する請求項５記載の薄膜トランジスタ。 - 【請求項７】 下部電極がゲート電極として形成される
逆スタガード薄膜トランジスタの製造方法において、ゲ
ート電極が形成された後、ゲート絶縁膜とノンドープ半
導体層とｎ+ 型半導体層が順次に推積され、パターニン
グにより前記ｎ+ 型半導体層とノンドープ半導体との２
層が一体に順次エッチングされ島状に薄膜トランジスタ
部が分離形成される工程と、その後、ソース・ドレイン
電極用導電膜が推積され、パターニングにより該導電膜
がエッチングされ、ソース電極とドレイン電極とが形成
される工程と、その後、ｎ+ 型半導体層が露出したソー
ス・ドレイン電極間のバックチャネル部を少なくとも含
む領域表面が、ボロンハライドガスを含む雰囲気による
プラズマに曝されて、ボロンがドーピングされて、リン
とボロンとの混在する領域が形成される工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項８】 上部電極がゲート電極として形成される
順スタガード薄膜トランジスタの製造方法において、基
板上に酸化シリコン膜もしくは窒化シリコン膜の１層が
形成される工程と、その後、前記酸化シリコン膜もくは
窒化シリコン膜の表面が、ボロンハライドガスを含む雰
囲気によるプラズマに曝されて、ボロンを含有するボロ
ンドープ表面層が形成される工程と、その後、ソース・
ドレイン電極用導電膜が推積され、パターニングにより
ソース電極およびドレイン電極が形成される工程と、そ
の後、前記ソース・ドレイン電極表面および、露出した
前記酸化シリコン膜もしくは窒化シリコン膜表面が、フ
ォスフィンガスを含む雰囲気のプラズマに曝されて、そ
れらの表面にリンがドープされる工程と、その後、ノン
ドープ半導体層とゲート絶縁膜とゲート電極の導電層と
の３層が順次に推積され、パターニングにより該３層が
それぞれ順次エッチングされる工程とを有することを特
徴とする薄膜トランジスタの製造方法。 - 【請求項９】 下部電極がゲート電極として形成される
逆スタガード薄膜トランジスタの製造方法において、ゲ
ート電極が形成された後、ゲート絶縁膜とノンープ半導
体層とｎ+ 型半導体層との３層が順次に推積され、パタ
ーニングにより該ｎ+ 型半導体層とノンドープ半導体層
との２層が一体に順次エッチングされ島状に薄膜トラン
ジスタ部が分離形成される工程と、その後、ソース・ド
レイン電極用導電膜が推積され、パターニングにより該
導電膜がエッチングされ、ソース電極とドレイン電極と
が形成される工程と、その後、前記ｎ+ 型半導体層が露
出したソース・ドレイン電極間のバックチャネル部上に
残される工程と、その後、不透明膜が推積され、パター
ニングにより前記バックチャネル部の上部を少なくとも
覆う領域に遮光膜として残される工程とを有することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項１０】 下部電極がゲート電極として形成され
る逆スタガード薄膜トランジスタの製造方法において、
ゲート電極が形成された後、ゲート絶縁膜とノンドープ
半導体層とｎ+ 型半導体層とソース・ドレイン電極用の
１層目の導電膜との４層が順次に推積され、パターニン
グにより該導電膜とｎ+ 型半導体層とノンドープ半導体
層との３層が一体に順次エッチングされ島状に薄膜トラ
ンジスタ部が分離形成される工程と、その後、透明導電
膜が推積され、パターニングにより該透明導電膜がエッ
チングされ、２層目ドレイン電極と、表示電極と一体と
なった２層目ソース電極が形成され、前記透明導電膜が
エッチングされた結果露出した、１層目ソース・ドレイ
ン間の導電膜が、前記透明導電膜がエッチングされたの
と同一のマスクによりエッチングされて、１層目ソース
電極および１層目ドレイン電極が形成される工程と、そ
の後、前記ｎ+ 型半導体層が露出したソース・ドレイン
電極間のバックチャネル部を少なくとも含む領域にボロ
シリケートガラス膜と遮光膜用の不透明膜との２層が順
次に推積され、パターニングにより少なくとも前記バッ
クチャネル部上に遮光膜で被覆されたボロシリケートガ
ラス膜が残される工程とを有することを特徴とする薄膜
トランジスタの製造方法。 - 【請求項１１】 下部電極がゲート電極として形成され
る逆スタガード薄膜トランジスタの製造方法において、
ゲート電極が形成された後、ゲート絶縁膜とノンドープ
半導体層との２層が順次に推積され、パターニングによ
り該ノンドープ半導体層の１層がエッチングされ、島状
に薄膜トランジスタ部が分離形成される工程と、その
後、前記ノンドープ半導体層が、フォスフィンガスを含
む雰囲気のプラズマに曝されて、表面にリンがドープさ
れる工程と、その後、ソース・ドレイン電極用の導電膜
が推積され、パターニングにより該導電膜がエッチング
され、ソース電極とドレイン電極とが形成される工程
と、その後、前記リンドープ層が露出したソース・ドレ
イン電極間のバックチャネル部を少なくとも含むボロシ
リケートガラス膜とシリコンナイトライド膜と遮光膜用
の不透明膜との３層が順次に推積され、パターニングに
より前記バックチャネル部上に前記３層が残される工程
とを有することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項１２】 上部電極がゲート電極として形成され
る順スタガード薄膜トランジスタの製造方法において、
ボロシリケートガラスでなる基板上に、透明導電膜とソ
ース・ドレイン電極用の金属膜との２層からなる一対の
電極が一定間隔で対向して形成される工程と、その後、
ｎ+ 型半導体層とノンドープ半導体層とゲート絶縁膜と
ゲート電極用の導電膜の４層が順次に推積され、パター
ニングにより該４層、および金属膜が、それぞれ同一マ
スクで順次エッチングされて、前記一対の電極間のバッ
クチャネル部にｎ+ 型半導体層が残った状態で、島状の
薄膜トランジスタ部が分離形成される工程を有すること
を特徴とする薄膜トランジスタ部の製造方法。 - 【請求項１３】 上部電極がゲート電極として形成され
る順スタガード薄膜トランジスタの製造方法において、
基板上にボロシリケートガラス膜とソース・ドレイン電
極用の導電膜との２層膜が推積され、パターニングによ
り導電膜１層がエッチングされてソース電極およびドレ
イン電極が形成される工程と、その後、ｎ+ 型半導体層
とノンドープ半導体層とゲート絶縁膜との３層が推積さ
れ、パターニングによりそれぞれ同一マスクで順次エッ
チングされて、ソース・ドレイン間のバックチャネル部
にｎ+ 型半導体層が残った状態で、島状の薄膜トランジ
スタ部が分離形成される工程と、その後、ゲート電極用
の導電膜が推積され、パターニングにより前記島状ゲー
ト絶縁膜の形状より小さいゲート電極が形成される工程
とを有することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項１４】 上部電極がゲート電極として形成され
る順スタガード薄膜トランジスタの製造方法において、
ボロシリケートガラス基板上にソース電極およびドレイ
ン電極が形成された後、フォスフィンガスを含む雰囲気
のプラズマに曝されて、前記基板および電極表面にリン
がドープされる工程と、その後、ノンドープ半導体層と
ゲート絶縁膜とゲート電極用の導電膜との３層が順次に
推積されるとともに、前記ノンドープ層に前記リンの拡
散層が形成され、パターニングにより前記３層が、それ
ぞれ同一マスクで順次エッチングされて、ソース・ドレ
イン間のバックチャネル部にリン拡散層が残った状態
で、島状の薄膜トランジスタ部が分離形成される工程
と、その後、ボロシリケートガラス膜が推積され、前記
島状の薄膜トランジスタ部に保護膜が形成される工程を
有することを特徴とする薄膜トランジスタの製造方法。 - 【請求項１５】 上部電極がゲート電極として形成され
る順スタガード薄膜トランジスタの製造方法において、
基板上に遮光膜が形成された後、第１のボロシリケート
ガラス膜とソース・ドレイン電極用の導電膜との２層膜
が推積され、パターニングにより導電膜１層がエッチン
グされてソース電極およびドレイン電極が形成される工
程と、その後、フォスフィンガスを含む雰囲気のプラス
マに曝されて、前記ボロシリケートガラス膜および電極
表面にリンがドープされる工程と、その後、ノンドープ
半導体層とゲート絶縁膜との２層が推積されるととも
に、前記ノンドープ層に前記リンの拡散層が形成され、
パターニングにより前記２層が、それぞれ同一マスクで
順次エッチングされて、ソース・ドレイン間のバックチ
ャネル部にリン拡散層が残った状態で、島状の薄膜トラ
ンジスタ部が分離形成される工程と、その後、第２のボ
ロシリケートガラス膜が推積されパターニングにより前
記島状の薄膜トランジスタ部に保護膜が形成される工程
と、その後、ゲート電極用の導電膜が推積され、パター
ニングによりゲート電極が形成される工程を有すること
を特徴とする薄膜トランジスタの製造方法。
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|---|---|---|---|
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| US08/921,044 US6285041B1 (en) | 1996-08-29 | 1997-08-29 | Thin-film transistor having a high resistance back channel region am) fabrication method thereof |
| KR1019970043170A KR100299555B1 (ko) | 1996-08-29 | 1997-08-29 | 고저항백채널영역을갖는박막트랜지스터및그제조방법 |
| US09/391,514 US6461901B1 (en) | 1996-08-29 | 1999-09-08 | Method of forming a thin-film transistor having a high resistance back channel region |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114179A (ja) * | 2008-11-05 | 2010-05-20 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
| TWI489628B (zh) * | 2009-04-02 | 2015-06-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPQ385899A0 (en) * | 1999-11-04 | 1999-11-25 | Pacific Solar Pty Limited | Formation of contacts on thin films |
| JP3394483B2 (ja) * | 1999-11-16 | 2003-04-07 | 鹿児島日本電気株式会社 | 薄膜トランジスタ基板およびその製造方法 |
| JP2001308339A (ja) * | 2000-02-18 | 2001-11-02 | Sharp Corp | 薄膜トランジスタ |
| US6838696B2 (en) * | 2000-03-15 | 2005-01-04 | Advanced Display Inc. | Liquid crystal display |
| US7893435B2 (en) | 2000-04-18 | 2011-02-22 | E Ink Corporation | Flexible electronic circuits and displays including a backplane comprising a patterned metal foil having a plurality of apertures extending therethrough |
| KR100767233B1 (ko) * | 2000-04-18 | 2007-10-17 | 이 잉크 코포레이션 | 박막 트랜지스터의 제조 공정 및 기판 |
| US6774397B2 (en) * | 2000-05-12 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| GB0020631D0 (en) * | 2000-08-22 | 2000-10-11 | Koninkl Philips Electronics Nv | Liquid crystal displays |
| KR100750872B1 (ko) * | 2001-01-18 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표장치용 어레이기판과 그 제조방법 |
| US7253032B2 (en) * | 2001-04-20 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of flattening a crystallized semiconductor film surface by using a plate |
| GB0111424D0 (en) * | 2001-05-10 | 2001-07-04 | Koninkl Philips Electronics Nv | Electronic devices comprising thin film transistors |
| TWI266386B (en) * | 2001-10-03 | 2006-11-11 | Hannstar Display Corp | Dual vertical cannel thin film transistor for SRAM and manufacturing method thereof |
| KR100425206B1 (ko) * | 2001-12-29 | 2004-03-31 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
| TW554538B (en) | 2002-05-29 | 2003-09-21 | Toppoly Optoelectronics Corp | TFT planar display panel structure and process for producing same |
| KR100947525B1 (ko) * | 2003-03-12 | 2010-03-12 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법 |
| TWI234288B (en) * | 2004-07-27 | 2005-06-11 | Au Optronics Corp | Method for fabricating a thin film transistor and related circuits |
| KR101066303B1 (ko) * | 2004-09-09 | 2011-09-20 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US7576394B2 (en) * | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7572526B2 (en) * | 2007-02-18 | 2009-08-11 | Hitachi Global Storage Technologies Netherlands B.V. | Perpendicular magnetic recording medium with exchange-spring structure having multiple exchange-spring layers and recording system for the medium |
| TWI469223B (zh) * | 2007-09-03 | 2015-01-11 | 半導體能源研究所股份有限公司 | 薄膜電晶體和顯示裝置的製造方法 |
| KR101469026B1 (ko) * | 2007-12-11 | 2014-12-05 | 삼성디스플레이 주식회사 | 표시 장치 및 그 표시판의 제조 방법 |
| US8227278B2 (en) * | 2008-09-05 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Methods for manufacturing thin film transistor and display device |
| KR101778223B1 (ko) | 2008-09-11 | 2017-09-15 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| US9209776B2 (en) * | 2009-06-30 | 2015-12-08 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method of manufacturing an electrical resonator |
| US8513104B2 (en) | 2009-07-02 | 2013-08-20 | Innovalight, Inc. | Methods of forming a floating junction on a solar cell with a particle masking layer |
| US8138070B2 (en) * | 2009-07-02 | 2012-03-20 | Innovalight, Inc. | Methods of using a set of silicon nanoparticle fluids to control in situ a set of dopant diffusion profiles |
| US20110183504A1 (en) * | 2010-01-25 | 2011-07-28 | Innovalight, Inc. | Methods of forming a dual-doped emitter on a substrate with an inline diffusion apparatus |
| US8163587B2 (en) | 2009-07-02 | 2012-04-24 | Innovalight, Inc. | Methods of using a silicon nanoparticle fluid to control in situ a set of dopant diffusion profiles |
| US8420517B2 (en) * | 2009-07-02 | 2013-04-16 | Innovalight, Inc. | Methods of forming a multi-doped junction with silicon-containing particles |
| US20110003466A1 (en) * | 2009-07-02 | 2011-01-06 | Innovalight, Inc. | Methods of forming a multi-doped junction with porous silicon |
| WO2013118233A1 (ja) * | 2012-02-06 | 2013-08-15 | パナソニック株式会社 | 薄膜半導体装置の製造方法及び薄膜半導体装置 |
| KR20170087568A (ko) * | 2016-01-20 | 2017-07-31 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 이의 제조 방법 |
| JP2017143135A (ja) * | 2016-02-09 | 2017-08-17 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172774A (ja) | 1983-03-22 | 1984-09-29 | Nec Corp | アモルファスシリコン薄膜トランジスタ |
| JPH01241175A (ja) * | 1988-03-23 | 1989-09-26 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH01275767A (ja) | 1988-04-28 | 1989-11-06 | Seiko Epson Corp | インプラント材の製造方法 |
| JPH01276767A (ja) | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 薄膜トランジスタとその製造方法 |
| JPH01302769A (ja) | 1988-05-30 | 1989-12-06 | Seikosha Co Ltd | 逆スタガー型シリコン薄膜トランジスタの製造方法 |
| GB2223353A (en) | 1988-09-30 | 1990-04-04 | Philips Electronic Associated | Thin-film transistor |
| JP2522364B2 (ja) | 1988-10-25 | 1996-08-07 | 日本電気株式会社 | 薄膜電界効果型トランジスタの製造方法 |
| DE69122148T2 (de) * | 1990-03-27 | 1997-02-06 | Canon Kk | Dünnschicht-Halbleiterbauelement |
| JP2976483B2 (ja) | 1990-04-24 | 1999-11-10 | 日本電気株式会社 | 液晶表示素子用薄膜トランジスタの製造方法 |
| JPH0824193B2 (ja) * | 1990-10-16 | 1996-03-06 | 工業技術院長 | 平板型光弁駆動用半導体装置の製造方法 |
| EP0552375B1 (en) * | 1991-07-16 | 2004-06-02 | Seiko Epson Corporation | Method of forming a semiconductor film with a chemical vapor deposition apparatus |
| JPH0622244A (ja) | 1992-07-03 | 1994-01-28 | Matsushita Electric Ind Co Ltd | テレビジョン受像機の突入電流制限回路 |
| JPH07263702A (ja) | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| EP0678907B1 (en) * | 1994-04-22 | 2002-02-27 | Nec Corporation | Method for fabricating reverse-staggered thin-film transistor |
-
1996
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-
1999
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114179A (ja) * | 2008-11-05 | 2010-05-20 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
| TWI489628B (zh) * | 2009-04-02 | 2015-06-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
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