JPH1079360A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1079360A JPH1079360A JP8232397A JP23239796A JPH1079360A JP H1079360 A JPH1079360 A JP H1079360A JP 8232397 A JP8232397 A JP 8232397A JP 23239796 A JP23239796 A JP 23239796A JP H1079360 A JPH1079360 A JP H1079360A
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Abstract
(57)【要約】
【課題】 半導体基板とその上に形成された絶縁膜とを
有する板体でなり、板体が、多数の素子形成領域と、そ
れらを区画するスクライブ線上のスクライブ領域と、ス
クライブ領域内に素子形成領域に連接して配されている
マーク形成領域との区画を有し、絶縁膜に、スクライブ
領域において、マーク形成領域を残して、スクライブ領
域上除去部が設けられている半導体装置において、板体
を、スクライブ線に沿って、多数の半導体チップが得ら
れるべく切断する際に、絶縁膜に半導体基板からの剥離
が生じないようにする。 【解決手段】 絶縁膜に、素子形成領域のマーク形成領
域に沿った領域において、素子形成領域上の領域がマー
ク形成領域上の領域に連接しないように、両端をスクラ
イブ領域上除去部に連通している素子形成領域上除去部
が設けられている。
有する板体でなり、板体が、多数の素子形成領域と、そ
れらを区画するスクライブ線上のスクライブ領域と、ス
クライブ領域内に素子形成領域に連接して配されている
マーク形成領域との区画を有し、絶縁膜に、スクライブ
領域において、マーク形成領域を残して、スクライブ領
域上除去部が設けられている半導体装置において、板体
を、スクライブ線に沿って、多数の半導体チップが得ら
れるべく切断する際に、絶縁膜に半導体基板からの剥離
が生じないようにする。 【解決手段】 絶縁膜に、素子形成領域のマーク形成領
域に沿った領域において、素子形成領域上の領域がマー
ク形成領域上の領域に連接しないように、両端をスクラ
イブ領域上除去部に連通している素子形成領域上除去部
が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板とその
上に形成された絶縁膜とを有する板体でなり、その板体
が、絶縁膜側の上方からみて、マトリクス状に配列され
た多数の素子形成領域と、それら多数の素子形成領域を
画成するように格子状に配列されたスクライブ線に沿っ
て帯状に延長しているスクライブ領域と、そのスクライ
ブ領域内に多数の素子形成領域中の少なくとも１つの素
子形成領域に局部的に連接して配されたマーク形成領域
との区画を有し、そして、板体が、絶縁膜側から、スク
ライブ線に沿って多数の素子形成領域をそれぞれ有する
多数の半導体チップが得られるべく切断されることが予
定されている半導体装置に関する。
上に形成された絶縁膜とを有する板体でなり、その板体
が、絶縁膜側の上方からみて、マトリクス状に配列され
た多数の素子形成領域と、それら多数の素子形成領域を
画成するように格子状に配列されたスクライブ線に沿っ
て帯状に延長しているスクライブ領域と、そのスクライ
ブ領域内に多数の素子形成領域中の少なくとも１つの素
子形成領域に局部的に連接して配されたマーク形成領域
との区画を有し、そして、板体が、絶縁膜側から、スク
ライブ線に沿って多数の素子形成領域をそれぞれ有する
多数の半導体チップが得られるべく切断されることが予
定されている半導体装置に関する。
【０００２】
【従来の技術】従来、図５Ａ〜Ｃに示すような、半導体
基板１とその半導体基板１上に形成された絶縁膜２とを
有する板体Ｕでなり、その板体Ｕが、絶縁膜２側の上方
からみて、マトリクス状に配列された多数の素子形成領
域３と、それら多数の素子形成領域３を画成するように
格子状に配列されたスクライブ線４に沿って帯状に延長
し且つ５０ 程度の幅を有するスクライブ領域５と、そ
のスクライブ領域５内に多数の素子形成領域３中の少な
くとも１つ（図においては１つ）の素子形成領域（これ
を３Ａとする）にその１つの隅部において局部的に連接
して配されている少なくとも１つ（図においては１つ）
の鈎状パターンのマーク形成領域６との区画を有し、そ
して、板体Ｕが、絶縁膜２側から、スクライブ線４に沿
って、図５Ｄ〜Ｆに示すような、多数の素子形成領域３
をそれぞれ有する多数の半導体チップＥが得られるべく
切断されることが予定されている半導体装置が、提案さ
れている。
基板１とその半導体基板１上に形成された絶縁膜２とを
有する板体Ｕでなり、その板体Ｕが、絶縁膜２側の上方
からみて、マトリクス状に配列された多数の素子形成領
域３と、それら多数の素子形成領域３を画成するように
格子状に配列されたスクライブ線４に沿って帯状に延長
し且つ５０ 程度の幅を有するスクライブ領域５と、そ
のスクライブ領域５内に多数の素子形成領域３中の少な
くとも１つ（図においては１つ）の素子形成領域（これ
を３Ａとする）にその１つの隅部において局部的に連接
して配されている少なくとも１つ（図においては１つ）
の鈎状パターンのマーク形成領域６との区画を有し、そ
して、板体Ｕが、絶縁膜２側から、スクライブ線４に沿
って、図５Ｄ〜Ｆに示すような、多数の素子形成領域３
をそれぞれ有する多数の半導体チップＥが得られるべく
切断されることが予定されている半導体装置が、提案さ
れている。
【０００３】また、従来、図６Ａ〜Ｃに示すような、図
５Ａ〜Ｃに示す従来の半導体装置において、絶縁膜２
に、スクライブ領域５において、マーク形成領域６を残
して、スクライブ線４に沿って帯状に延長し且つスクラ
イブ領域５と同程度の幅を有するスクライブ領域上除去
部７が設けられていることを除いて、図５Ａ〜Ｃに示す
従来の半導体装置と同様の半導体装置が提案されてい
る。
５Ａ〜Ｃに示す従来の半導体装置において、絶縁膜２
に、スクライブ領域５において、マーク形成領域６を残
して、スクライブ線４に沿って帯状に延長し且つスクラ
イブ領域５と同程度の幅を有するスクライブ領域上除去
部７が設けられていることを除いて、図５Ａ〜Ｃに示す
従来の半導体装置と同様の半導体装置が提案されてい
る。
【０００４】なお、図５Ａ〜Ｃ、及び図６Ａ〜Ｃに示す
半導体装置において、半導体基板１は、半導体基板本体
のみから構成、半導体基板本体とその上に形成された半
導体層とを有する構成などの構成を有する。
半導体装置において、半導体基板１は、半導体基板本体
のみから構成、半導体基板本体とその上に形成された半
導体層とを有する構成などの構成を有する。
【０００５】また、多数の素子形成領域３のそれぞれに
は、半導体基板１内に形成された所要の導電型を有する
半導体領域、絶縁膜２上に形成された導電性層などによ
って構成された半導体素子を形成している。
は、半導体基板１内に形成された所要の導電型を有する
半導体領域、絶縁膜２上に形成された導電性層などによ
って構成された半導体素子を形成している。
【０００６】さらに、マーク形成領域６には、素子形成
領域３に半導体素子を形成する過程、半導体素子を検査
する過程、板体Ｕを切断する過程などで位置情報などを
得るための、半導体基板１の表面に刻設されたパター
ン、絶縁膜２上に形成された金属パターンなどによるマ
ークを形成している。
領域３に半導体素子を形成する過程、半導体素子を検査
する過程、板体Ｕを切断する過程などで位置情報などを
得るための、半導体基板１の表面に刻設されたパター
ン、絶縁膜２上に形成された金属パターンなどによるマ
ークを形成している。
【０００７】図５Ａ〜Ｃ及び図６Ａ〜Ｃに示す従来の半
導体装置によれば、その板体Ｕを、ダイシングソー、鋭
利な刃、レーザ光などの切断手段を用いて、スクライブ
線４に沿って切断することによって、その板体Ｕから、
図５Ｄ〜Ｅ、及び図６Ｄ〜Ｅに示すような、多数の素子
形成領域３（半導体素子）をそれぞれ有する多数の半導
体チップＥを得ることができる。
導体装置によれば、その板体Ｕを、ダイシングソー、鋭
利な刃、レーザ光などの切断手段を用いて、スクライブ
線４に沿って切断することによって、その板体Ｕから、
図５Ｄ〜Ｅ、及び図６Ｄ〜Ｅに示すような、多数の素子
形成領域３（半導体素子）をそれぞれ有する多数の半導
体チップＥを得ることができる。
【０００８】
【発明が解決しようとする課題】図５Ａ〜Ｃに示す従来
の半導体装置の場合、絶縁膜２に、図６Ａ〜Ｃに示す半
導体装置に設けられているような、スクライブ線４に沿
って帯状に延長しているスクライブ領域上除去部７が設
けられていないので、絶縁膜２が、スクライブ領域５に
おいても、またスクライブ領域５内に配されているマー
ク形成領域６においても、素子形成領域３上の領域に連
接して存在している。このため、板体Ｕを、上述した切
断手段を用いて、スクライブ線４に沿って、図５Ｄ〜Ｅ
に示すような多数の半導体チップＥが得られるべく、切
断する際に、切断手段を、絶縁膜２に、素子形成領域３
に連接しているスクライブ領域５上の領域及びスクライ
ブ領域５内のマーク形成領域６上の領域において当接さ
せることになる、よって、板体Ｕを、上述した切断手段
を用いて、スクライブ線４に沿って、図５Ｄ〜Ｅに示す
ような多数の半導体チップＥが得られるべく、切断する
際に、絶縁膜２に、スクライブ領域５上の領域及びマー
ク形成領域６上の領域から、それらに連接している素子
形成領域３に向けての、半導体基板１からの剥離を生ぜ
しめ、それによって、半導体基板１が、素子形成領域３
において損傷を受け、よって、半導体チップＥが、不良
品として得られる、というおそれを有する。
の半導体装置の場合、絶縁膜２に、図６Ａ〜Ｃに示す半
導体装置に設けられているような、スクライブ線４に沿
って帯状に延長しているスクライブ領域上除去部７が設
けられていないので、絶縁膜２が、スクライブ領域５に
おいても、またスクライブ領域５内に配されているマー
ク形成領域６においても、素子形成領域３上の領域に連
接して存在している。このため、板体Ｕを、上述した切
断手段を用いて、スクライブ線４に沿って、図５Ｄ〜Ｅ
に示すような多数の半導体チップＥが得られるべく、切
断する際に、切断手段を、絶縁膜２に、素子形成領域３
に連接しているスクライブ領域５上の領域及びスクライ
ブ領域５内のマーク形成領域６上の領域において当接さ
せることになる、よって、板体Ｕを、上述した切断手段
を用いて、スクライブ線４に沿って、図５Ｄ〜Ｅに示す
ような多数の半導体チップＥが得られるべく、切断する
際に、絶縁膜２に、スクライブ領域５上の領域及びマー
ク形成領域６上の領域から、それらに連接している素子
形成領域３に向けての、半導体基板１からの剥離を生ぜ
しめ、それによって、半導体基板１が、素子形成領域３
において損傷を受け、よって、半導体チップＥが、不良
品として得られる、というおそれを有する。
【０００９】そして、この場合、絶縁膜２の多数の素子
形成領域３上の領域の全てについて、それが、少なくと
もスクライブ領域５上の領域に連接している。以上のこ
とから、図５Ａ〜Ｃに示す従来の半導体装置の場合、板
体Ｕを、図５Ｄ〜Ｅに示すような多数の半導体チップＥ
が得られるべく、切断する際に、半導体基板１が、多数
の素子形成領域３上の領域の全てについて損傷を受け、
よって、多数の半導体チップＥの全てについて、それ
が、不良品として得られる、というおそれを有する。
形成領域３上の領域の全てについて、それが、少なくと
もスクライブ領域５上の領域に連接している。以上のこ
とから、図５Ａ〜Ｃに示す従来の半導体装置の場合、板
体Ｕを、図５Ｄ〜Ｅに示すような多数の半導体チップＥ
が得られるべく、切断する際に、半導体基板１が、多数
の素子形成領域３上の領域の全てについて損傷を受け、
よって、多数の半導体チップＥの全てについて、それ
が、不良品として得られる、というおそれを有する。
【００１０】また、図６Ａ〜Ｃに示す従来の半導体装置
の場合、絶縁膜２に、スクライブ線４に沿って帯状に延
長しているスクライブ領域除去部７が設けられているの
で、絶縁膜２が、スクライブ領域５領域には素子形成領
域３に連接して存在していないが、スクライブ領域５内
に配されたマーク形成領域６には素子形成領域３に連接
して存在している。このため、板体Ｕを、上述した切断
手段を用いて、スクライブ線４に沿って切断する際に、
切断手段を、絶縁膜２に、スクライブ領域５において当
接させなくてすみ、このため、絶縁膜２に、スクライブ
領域５から素子形成領域３に向けての、半導体基板１か
らの剥離を生ぜしめるおそれを有しない。
の場合、絶縁膜２に、スクライブ線４に沿って帯状に延
長しているスクライブ領域除去部７が設けられているの
で、絶縁膜２が、スクライブ領域５領域には素子形成領
域３に連接して存在していないが、スクライブ領域５内
に配されたマーク形成領域６には素子形成領域３に連接
して存在している。このため、板体Ｕを、上述した切断
手段を用いて、スクライブ線４に沿って切断する際に、
切断手段を、絶縁膜２に、スクライブ領域５において当
接させなくてすみ、このため、絶縁膜２に、スクライブ
領域５から素子形成領域３に向けての、半導体基板１か
らの剥離を生ぜしめるおそれを有しない。
【００１１】しかしながら、板体Ｕを、上述した切断手
段を用いて、スクライブ線４に沿って切断する際に、切
断手段を、絶縁膜２に、素子形成領域３Ａに連接してい
るマーク形成領域６において、当接させることになる。
よって、図６Ａ〜Ｃに示す従来の半導体装置の場合、板
体Ｕを、上述した切断手段を用いて、スクライブ線７に
沿って切断する際に、切断手段を、絶縁膜２に、マーク
形成領域６からそれに連接している素子形成領域３Ａに
向けての、半導体基板１からの剥離を生ぜしめ、それに
よって、半導体基板１が、多数の素子形成領域３中のマ
ーク形成領域６に連接している素子形成領域３Ａにおい
て損傷を受け、よって、多数の半導体チップＥ中の素子
形成領域３Ａを有する半導体チップＥが、不良品として
得られる、というおそれを有する。
段を用いて、スクライブ線４に沿って切断する際に、切
断手段を、絶縁膜２に、素子形成領域３Ａに連接してい
るマーク形成領域６において、当接させることになる。
よって、図６Ａ〜Ｃに示す従来の半導体装置の場合、板
体Ｕを、上述した切断手段を用いて、スクライブ線７に
沿って切断する際に、切断手段を、絶縁膜２に、マーク
形成領域６からそれに連接している素子形成領域３Ａに
向けての、半導体基板１からの剥離を生ぜしめ、それに
よって、半導体基板１が、多数の素子形成領域３中のマ
ーク形成領域６に連接している素子形成領域３Ａにおい
て損傷を受け、よって、多数の半導体チップＥ中の素子
形成領域３Ａを有する半導体チップＥが、不良品として
得られる、というおそれを有する。
【００１２】よって、本発明は、上述したおそれのな
い、新規な半導体装置を提案せんとするものである。
い、新規な半導体装置を提案せんとするものである。
【００１３】
【課題を解決するための手段】本発明による半導体装置
は、図６Ａ〜Ｃに示す従来の半導体装置の場合と同様
に、半導体基板とその半導体基板上に形成された絶縁膜
とを有する板体でなり、その板体が、上記絶縁膜側の上
方からみて、マトリクス状に配列された多数の素子形成
領域と、それら多数の素子形成領域を区画するように格
子状に配列されたスクライブ線に沿って帯状に延長して
いるスクライブ領域と、そのスクライブ領域内に上記多
数の素子形成領域中の少なくとも１つの素子形成領域に
局部的に連接して配されている少なくとも１つのマーク
形成領域との区画を有し、この場合、上記絶縁膜に、上
記スクライブ領域において、上記マーク形成領域を除い
て、上記スクライブ線に沿って帯状に延長しているスク
ライブ領域上除去部が設けられ、そして、上記板体が、
上記絶縁膜側から、上記スクライブ線に沿って、上記多
数の素子形成領域をそれぞれ有する多数の半導体チップ
が得られるべく切断されることが予定されている、とい
う構成を有する。
は、図６Ａ〜Ｃに示す従来の半導体装置の場合と同様
に、半導体基板とその半導体基板上に形成された絶縁膜
とを有する板体でなり、その板体が、上記絶縁膜側の上
方からみて、マトリクス状に配列された多数の素子形成
領域と、それら多数の素子形成領域を区画するように格
子状に配列されたスクライブ線に沿って帯状に延長して
いるスクライブ領域と、そのスクライブ領域内に上記多
数の素子形成領域中の少なくとも１つの素子形成領域に
局部的に連接して配されている少なくとも１つのマーク
形成領域との区画を有し、この場合、上記絶縁膜に、上
記スクライブ領域において、上記マーク形成領域を除い
て、上記スクライブ線に沿って帯状に延長しているスク
ライブ領域上除去部が設けられ、そして、上記板体が、
上記絶縁膜側から、上記スクライブ線に沿って、上記多
数の素子形成領域をそれぞれ有する多数の半導体チップ
が得られるべく切断されることが予定されている、とい
う構成を有する。
【００１４】しかしながら、本発明による半導体装置
は、このような構成を有する半導体装置において、上記
絶縁膜に、上記多数の素子形成領域中の上記マーク形成
領域に連接している素子形成領域の上記マーク形成領域
に沿った領域において、上記マーク形成領域に連接して
いる素子形成領域上の領域が上記マーク形成領域上の領
域に連接しないように、両端を上記スクライブ領域上除
去部に連通して帯状に延長している素子形成領域上除去
部が設けられている。
は、このような構成を有する半導体装置において、上記
絶縁膜に、上記多数の素子形成領域中の上記マーク形成
領域に連接している素子形成領域の上記マーク形成領域
に沿った領域において、上記マーク形成領域に連接して
いる素子形成領域上の領域が上記マーク形成領域上の領
域に連接しないように、両端を上記スクライブ領域上除
去部に連通して帯状に延長している素子形成領域上除去
部が設けられている。
【００１５】
【発明の実施の形態】次に、図１Ａ〜Ｃを伴って本発明
による半導体装置の第１の実施の形態例を述べよう。
による半導体装置の第１の実施の形態例を述べよう。
【００１６】図１Ａ〜Ｃにおいて、図６Ａ〜Ｃとの対応
部分には同一符号を付し、詳細説明を省略する。
部分には同一符号を付し、詳細説明を省略する。
【００１７】図１Ａ〜Ｃに示す本発明による半導体装置
は、図６Ａ〜Ｃに示す従来の半導体装置において、絶縁
膜２に、多数の素子形成領域３中のマーク形成領域６に
連接している素子形成領域３Ａのマーク形成領域６に沿
った領域において、マーク形成領域６に連接している素
子形成領域３Ａ上の領域がマーク形成領域６上の領域に
連接しないように、両端をスクライブ領域上除去部７に
連通して帯状に延長している素子形成領域上除去部８が
設けられていることを除いて、図６Ａ〜Ｃに示す従来の
半導体装置と同様の構成を有する。
は、図６Ａ〜Ｃに示す従来の半導体装置において、絶縁
膜２に、多数の素子形成領域３中のマーク形成領域６に
連接している素子形成領域３Ａのマーク形成領域６に沿
った領域において、マーク形成領域６に連接している素
子形成領域３Ａ上の領域がマーク形成領域６上の領域に
連接しないように、両端をスクライブ領域上除去部７に
連通して帯状に延長している素子形成領域上除去部８が
設けられていることを除いて、図６Ａ〜Ｃに示す従来の
半導体装置と同様の構成を有する。
【００１８】なお、この場合、素子形成領域上除去部８
が、実際上、０．５ ５０ の幅をゆうし、また、
その幅程度の長さに亘って、スクライブ領域上除去部７
に連通している。
が、実際上、０．５ ５０ の幅をゆうし、また、
その幅程度の長さに亘って、スクライブ領域上除去部７
に連通している。
【００１９】以上が、本発明による半導体装置の第１の
実施の形態例の構成である。
実施の形態例の構成である。
【００２０】このような構成を有する本発明による半導
体装置によれば、板体Ｕを、図５Ａ〜Ｃ及び図６Ａ〜Ｃ
に示す従来の半導体装置の場合と同様に、ダイシングソ
ー、鋭利な刃、レーザ光などの切断手段を用いて、スク
ライブ線４に沿って切断することによって、その板体Ｕ
から、図１Ｄ〜Ｆに示すような、多数の素子形成領域３
をそれぞれ有する多数の半導体チップＥを得ることがで
きる。
体装置によれば、板体Ｕを、図５Ａ〜Ｃ及び図６Ａ〜Ｃ
に示す従来の半導体装置の場合と同様に、ダイシングソ
ー、鋭利な刃、レーザ光などの切断手段を用いて、スク
ライブ線４に沿って切断することによって、その板体Ｕ
から、図１Ｄ〜Ｆに示すような、多数の素子形成領域３
をそれぞれ有する多数の半導体チップＥを得ることがで
きる。
【００２１】しかしながら、図１Ａ〜Ｃに示す本発明に
よる半導体装置の場合、絶縁膜２に、図６Ａ〜Ｃに示す
従来の半導体装置に設けられているのと同様の、スクラ
イブ線４に沿って帯状に延長しているスクライブ領域上
除去部７が設けられているとともに、多数の素子形成領
域３中のマーク形成領域６に連接している素子形成領域
３Ａのマーク形成領域６に沿った領域において、マーク
形成領域６に連接している素子形成領域３Ａ上の領域が
マーク形成領域６上の領域に連接しないように、両端を
スクライブ領域上除去部７に連通して帯状に延長してい
る素子形成領域上除去部８が設けられているので、絶縁
膜２が、スクライブ領域５においても、またスクライブ
領域５内に配されたマーク形成領域６においても、連接
して存在していない。
よる半導体装置の場合、絶縁膜２に、図６Ａ〜Ｃに示す
従来の半導体装置に設けられているのと同様の、スクラ
イブ線４に沿って帯状に延長しているスクライブ領域上
除去部７が設けられているとともに、多数の素子形成領
域３中のマーク形成領域６に連接している素子形成領域
３Ａのマーク形成領域６に沿った領域において、マーク
形成領域６に連接している素子形成領域３Ａ上の領域が
マーク形成領域６上の領域に連接しないように、両端を
スクライブ領域上除去部７に連通して帯状に延長してい
る素子形成領域上除去部８が設けられているので、絶縁
膜２が、スクライブ領域５においても、またスクライブ
領域５内に配されたマーク形成領域６においても、連接
して存在していない。
【００２２】このため、板体Ｕを、上述した切断手段を
用いて、スクライブ線４に沿って、図１Ｄ〜Ｅに示すよ
うな多数の半導体チップＥが得られるべく、切断する際
に、切断手段を、絶縁膜２に、マーク形成領域６上の領
域において当接させるとしても、いま述べたように、絶
縁膜２のマーク形成領域６上の領域が素子形成領域３上
の領域に連接していないので、絶縁膜２に、スクライブ
領域５及びマーク形成領域６から素子形成領域３に向け
ての、半導体基板１からの剥離を生ぜしめる、というお
それを有さず、よって、半導体基板１が、多数の素子形
成領域３上の領域の全てにおいて損傷を受けるおそれを
有しない。
用いて、スクライブ線４に沿って、図１Ｄ〜Ｅに示すよ
うな多数の半導体チップＥが得られるべく、切断する際
に、切断手段を、絶縁膜２に、マーク形成領域６上の領
域において当接させるとしても、いま述べたように、絶
縁膜２のマーク形成領域６上の領域が素子形成領域３上
の領域に連接していないので、絶縁膜２に、スクライブ
領域５及びマーク形成領域６から素子形成領域３に向け
ての、半導体基板１からの剥離を生ぜしめる、というお
それを有さず、よって、半導体基板１が、多数の素子形
成領域３上の領域の全てにおいて損傷を受けるおそれを
有しない。
【００２３】よって、図１Ａ〜Ｃに示す本発明による半
導体装置によれば、板体Ｕを、上述した切断手段を用い
て、スクライブ線４に沿って、図１Ｄ〜Ｅに示すような
多数の半導体チップＥが得られるべく、切断する際に、
多数の半導体チップＥの全てを良品として得ることがで
きる。
導体装置によれば、板体Ｕを、上述した切断手段を用い
て、スクライブ線４に沿って、図１Ｄ〜Ｅに示すような
多数の半導体チップＥが得られるべく、切断する際に、
多数の半導体チップＥの全てを良品として得ることがで
きる。
【００２４】なお、上述においては、マーク形成領域６
が多数の素子形成領域中の１つの素子形成領域３Ａの隅
部において局部的に連接している鈎状パターンを有する
半導体装置に、本発明を適用した場合について述べた
が、マーク形成領域６が、図１との対応部分に同一符号
を付して示す図２に示すような、多数の素子形成領域３
中の１つの素子形成領域３Ａの隅部でない位置に局部的
に連接している矩形状のパターンを有する半導体装置に
も、また、図１との対応部分に同一符号を付して示す図
３に示すような、多数の素子形成領域３中の相隣る素子
形成領域３に局部的に連接している鈎状のパターンを有
する半導体装置にも、さらに、図１との対応部分に同一
符号を付して示す図４に示すような、多数の素子形成領
域３中の相隣る素子形成領域に局部的に連接している矩
形状のパターンを有する半導体装置にも、もちろん、多
数の素子形成領域３の全てのそれぞれまたは多数の素子
形成領域３中の複数のそれぞれに、マーク形成領域６が
同一パターンでまたは互に異なったパターンで局部的に
連接している半導体装置にも、詳細説明は省略するが、
本発明を適用することができることは明らかであろう。
が多数の素子形成領域中の１つの素子形成領域３Ａの隅
部において局部的に連接している鈎状パターンを有する
半導体装置に、本発明を適用した場合について述べた
が、マーク形成領域６が、図１との対応部分に同一符号
を付して示す図２に示すような、多数の素子形成領域３
中の１つの素子形成領域３Ａの隅部でない位置に局部的
に連接している矩形状のパターンを有する半導体装置に
も、また、図１との対応部分に同一符号を付して示す図
３に示すような、多数の素子形成領域３中の相隣る素子
形成領域３に局部的に連接している鈎状のパターンを有
する半導体装置にも、さらに、図１との対応部分に同一
符号を付して示す図４に示すような、多数の素子形成領
域３中の相隣る素子形成領域に局部的に連接している矩
形状のパターンを有する半導体装置にも、もちろん、多
数の素子形成領域３の全てのそれぞれまたは多数の素子
形成領域３中の複数のそれぞれに、マーク形成領域６が
同一パターンでまたは互に異なったパターンで局部的に
連接している半導体装置にも、詳細説明は省略するが、
本発明を適用することができることは明らかであろう。
【００２５】また、上述においては、絶縁膜２に、多数
の素子形成領域３中のマーク形成領域６に連接している
素子形成領域３Ａのマーク形成領域３に沿った領域にお
いて素子形成領域上除去部８が、マーク形成領域６と連
接するように設けられている場合につき述べたが、図１
との対応部分に同一符号を付して示す図５に示すよう
に、詳細説明は省略するが、マーク形成領域６と連接せ
ず、マーク形成領域６との間に例えば１０μｍ程度離間
して設けることもでき、その他、本発明の精神を脱する
ことなしに種々の変型、変更をなし得るであろう。
の素子形成領域３中のマーク形成領域６に連接している
素子形成領域３Ａのマーク形成領域３に沿った領域にお
いて素子形成領域上除去部８が、マーク形成領域６と連
接するように設けられている場合につき述べたが、図１
との対応部分に同一符号を付して示す図５に示すよう
に、詳細説明は省略するが、マーク形成領域６と連接せ
ず、マーク形成領域６との間に例えば１０μｍ程度離間
して設けることもでき、その他、本発明の精神を脱する
ことなしに種々の変型、変更をなし得るであろう。
【００２６】
【発明の効果】板体を、切断手段を用いて、スクライブ
線に沿って、多数の半導体チップが得られるべく、切断
する際に、切断手段を、絶縁膜に、マーク形成領域にお
いて当接させるとしても、絶縁膜のマーク形成領域上の
領域が素子形成領域上の領域に連接していないので、絶
縁膜に、スクライブ領域及びマーク形成領域から素子形
成領域に向けての、半導体基板からの剥離を生ぜしめ
る、というおそれを有さず、よって、半導体基板が、多
数の素子形成領域上の領域の全てにおいて損傷を受ける
おそれを有さず、よって、多数の半導体チップの全てを
良品として得ることができる。
線に沿って、多数の半導体チップが得られるべく、切断
する際に、切断手段を、絶縁膜に、マーク形成領域にお
いて当接させるとしても、絶縁膜のマーク形成領域上の
領域が素子形成領域上の領域に連接していないので、絶
縁膜に、スクライブ領域及びマーク形成領域から素子形
成領域に向けての、半導体基板からの剥離を生ぜしめ
る、というおそれを有さず、よって、半導体基板が、多
数の素子形成領域上の領域の全てにおいて損傷を受ける
おそれを有さず、よって、多数の半導体チップの全てを
良品として得ることができる。
【図１】本発明による半導体装置の第１の実施の形態例
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
【図２】本発明による半導体装置の第２の実施の形態例
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
【図３】本発明による半導体装置の第３の実施の形態例
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
【図４】本発明による半導体装置の第４の実施の形態例
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
【図５】本発明による半導体装置の第５の実施の形態例
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
を示し、Ａは平面図、Ｂはそのａ−ａ線上の断面図、Ｃ
はｂ−ｂ線上の断面図、ＤはＡ〜Ｃに示す半導体装置か
ら切断されて得られる半導体チップを示す平面図、Ｅは
そのａ−ａ線上の断面図、Ｆはｂ−ｂ線上の断面図であ
る。
【図６】従来の半導体装置を示し、Ａは平面図、Ｂはそ
のａ−ａ線上の断面図、Ｃはｂ−ｂ線上の断面図、Ｄは
Ａ〜Ｃに示す半導体装置から切断されて得られる半導体
チップを示す平面図、Ｅはそのａ−ａ線上の断面図、Ｆ
はｂ−ｂ線上の断面図である。
のａ−ａ線上の断面図、Ｃはｂ−ｂ線上の断面図、Ｄは
Ａ〜Ｃに示す半導体装置から切断されて得られる半導体
チップを示す平面図、Ｅはそのａ−ａ線上の断面図、Ｆ
はｂ−ｂ線上の断面図である。
【図７】従来の他の半導体装置を示し、Ａは平面図、Ｂ
はそのａ−ａ線上の断面図、Ｃはｂ−ｂ線上の断面図、
ＤはＡ〜Ｃに示す半導体装置から切断されて得られる半
導体チップを示す平面図、Ｅはそのａ−ａ線上の断面
図、Ｆはｂ−ｂ線上の断面図である。
はそのａ−ａ線上の断面図、Ｃはｂ−ｂ線上の断面図、
ＤはＡ〜Ｃに示す半導体装置から切断されて得られる半
導体チップを示す平面図、Ｅはそのａ−ａ線上の断面
図、Ｆはｂ−ｂ線上の断面図である。
１ 半導体基板 ２ 絶縁膜 ３、３Ａ 素子形成領域 ４ スクライブ線 ５ スクライブ領域 ６ マーク形成領域 ７ スクライブ領域上除去部 ８ 素子形成領域上除去部 Ｕ 板体 Ｅ 半導体チップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年９月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来、図５Ａ〜Ｃに示すような、半導体
基板１とその半導体基板１上に形成された絶縁膜２とを
有する板体Ｕでなり、その板体Ｕが、絶縁膜２側の上方
からみて、マトリクス状に配列された多数の素子形成領
域３と、それら多数の素子形成領域３を画成するように
格子状に配列されたスクライブ線４に沿って帯状に延長
し且つ５０μｍ程度の幅を有するスクライブ領域５と、
そのスクライブ領域５内に多数の素子形成領域３中の少
なくとも１つ（図においては１つ）の素子形成領域（こ
れを３Ａとする）にその１つの隅部において局部的に連
接して配されている少なくとも１つ（図においては１
つ）の鈎状パターンのマーク形成領域６との区画を有
し、そして、板体Ｕが、絶縁膜２側から、スクライブ線
４に沿って、図５Ｄ〜Ｆに示すような、多数の素子形成
領域３をそれぞれ有する多数の半導体チップＥが得られ
るべく切断されることが予定されている半導体装置が、
提案されている。
基板１とその半導体基板１上に形成された絶縁膜２とを
有する板体Ｕでなり、その板体Ｕが、絶縁膜２側の上方
からみて、マトリクス状に配列された多数の素子形成領
域３と、それら多数の素子形成領域３を画成するように
格子状に配列されたスクライブ線４に沿って帯状に延長
し且つ５０μｍ程度の幅を有するスクライブ領域５と、
そのスクライブ領域５内に多数の素子形成領域３中の少
なくとも１つ（図においては１つ）の素子形成領域（こ
れを３Ａとする）にその１つの隅部において局部的に連
接して配されている少なくとも１つ（図においては１
つ）の鈎状パターンのマーク形成領域６との区画を有
し、そして、板体Ｕが、絶縁膜２側から、スクライブ線
４に沿って、図５Ｄ〜Ｆに示すような、多数の素子形成
領域３をそれぞれ有する多数の半導体チップＥが得られ
るべく切断されることが予定されている半導体装置が、
提案されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】なお、この場合、素子形成領域上除去部８
が、実際上、０．５μｍ〜５０μｍの幅を有し、また、
その幅程度の長さに亘って、スクライブ領域上除去部７
に連通している。
が、実際上、０．５μｍ〜５０μｍの幅を有し、また、
その幅程度の長さに亘って、スクライブ領域上除去部７
に連通している。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
Claims (1)
- 【請求項１】半導体基板とその半導体基板上に形成され
た絶縁膜とを有する板体でなり、 上記板体が、上記絶縁膜側の上方からみて、マトリクス
状に配列された多数の素子形成領域と、それら多数の素
子形成領域を区画するように格子状に配列されたスクラ
イブ線に沿って帯状に延長しているスクライブ領域と、
そのスクライブ領域内に上記多数の素子形成領域中の少
なくとも１つの素子形成領域に局部的に連接して配され
ている少なくとも１つのマーク形成領域との区画を有
し、 上記絶縁膜に、上記スクライブ領域において、上記マー
ク形成領域を残して、上記スクライブ線に沿って帯状に
延長しているスクライブ領域上除去部が設けられ、 上記板体が、上記絶縁膜側から、上記スクライブ線に沿
って、上記多数の素子形成領域をそれぞれ有する多数の
半導体チップが得られるべく切断されることが予定され
ている半導体装置において、 上記絶縁膜に、上記多数の素子形成領域中の上記マーク
形成領域に連接している素子形成領域の上記マーク形成
領域に沿った領域において、上記マーク形成領域に連接
している素子形成領域上の領域が上記マーク形成領域上
の領域に連接しないように、両端を上記スクライブ領域
上除去部に連通して帯状に延長している素子形成領域上
除去部が設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232397A JPH1079360A (ja) | 1996-09-02 | 1996-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232397A JPH1079360A (ja) | 1996-09-02 | 1996-09-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079360A true JPH1079360A (ja) | 1998-03-24 |
Family
ID=16938609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8232397A Pending JPH1079360A (ja) | 1996-09-02 | 1996-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
-
1996
- 1996-09-02 JP JP8232397A patent/JPH1079360A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
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