JPH1084260A - 比較回路 - Google Patents
比較回路Info
- Publication number
- JPH1084260A JPH1084260A JP25776196A JP25776196A JPH1084260A JP H1084260 A JPH1084260 A JP H1084260A JP 25776196 A JP25776196 A JP 25776196A JP 25776196 A JP25776196 A JP 25776196A JP H1084260 A JPH1084260 A JP H1084260A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- transistors
- preamplifier
- comparison circuit
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229920006395 saturated elastomer Polymers 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】低電圧レベルの微少なアナログ入力に対して高
速クロック周波数で正常な比較結果を出力することを可
能にする。 【解決手段】第１、第２のアナログ入力信号Ｖｉｎ１、
Ｖｉｎ２をそれぞれ入力とするエミッタフォロワ１と、
エミッタフォロワ回路の出力を差動入力とする差動対を
備えたプリアンプ２と、相補クロック信号ＣＬＫ、ＣＬ
ＫＢの制御のもとプリアンプ２の差動出力を入力としこ
れを差動増幅して出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に出
力し、ついでクロック信号の反転に応じて前記差動出力
をラッチするストローブ回路３と、を、備え、プリアン
プ２の差動対Ｑ５、Ｑ６の定電流源としてＮチャネルＭ
ＯＳトランジスタＭＮ１を備える。
速クロック周波数で正常な比較結果を出力することを可
能にする。 【解決手段】第１、第２のアナログ入力信号Ｖｉｎ１、
Ｖｉｎ２をそれぞれ入力とするエミッタフォロワ１と、
エミッタフォロワ回路の出力を差動入力とする差動対を
備えたプリアンプ２と、相補クロック信号ＣＬＫ、ＣＬ
ＫＢの制御のもとプリアンプ２の差動出力を入力としこ
れを差動増幅して出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に出
力し、ついでクロック信号の反転に応じて前記差動出力
をラッチするストローブ回路３と、を、備え、プリアン
プ２の差動対Ｑ５、Ｑ６の定電流源としてＮチャネルＭ
ＯＳトランジスタＭＮ１を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、比較回路に関し、
特に、低電源電圧・高速アナログ・ディジタル変換器
（「Ａ／Ｄ変換器」という）等に用いて好適とされる比
較回路に関する。
特に、低電源電圧・高速アナログ・ディジタル変換器
（「Ａ／Ｄ変換器」という）等に用いて好適とされる比
較回路に関する。
【０００２】
【従来の技術】従来、高速・高精度なＡ／Ｄ変換器を実
現する変換方式として、全並列型や直並列型が一般に用
いられている。この種の変換方式では、アナログ信号を
ディジタルコードに変換するために、高速且つ高入力精
度の比較回路が必要不可欠とされている。
現する変換方式として、全並列型や直並列型が一般に用
いられている。この種の変換方式では、アナログ信号を
ディジタルコードに変換するために、高速且つ高入力精
度の比較回路が必要不可欠とされている。
【０００３】この種の従来の比較回路は、例えば、文献
１（電子情報通信学会技報 ＩＣＤ９１−８５）や文献
２（ＩＥＥＥ １９８７ ＩＳＳＣＣ Ｄｉｇｅｓｔ
ｏｆｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ ｐｐ．９８−
９９）等に記載されるように、主として、エミッタ・フ
ォロワと、プリアンプ、およびストローブ比較器を備え
て構成されている。図３に、この種の従来の比較回路の
回路構成を示す。
１（電子情報通信学会技報 ＩＣＤ９１−８５）や文献
２（ＩＥＥＥ １９８７ ＩＳＳＣＣ Ｄｉｇｅｓｔ
ｏｆｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ ｐｐ．９８−
９９）等に記載されるように、主として、エミッタ・フ
ォロワと、プリアンプ、およびストローブ比較器を備え
て構成されている。図３に、この種の従来の比較回路の
回路構成を示す。
【０００４】すなわち、図３を参照して、この従来の比
較回路は、アナログ入力信号を入力とするエミッタ・フ
ォロワ１と、エミッタ・フォロワ１の出力を差動入力と
するプリアンプ２と、プリアンプ２の差動出力を入力す
るストローブ比較器３と、を備え、エミッタ・フォロワ
１は、アナログ入力電圧Ｖｉｎ１、Ｖｉｎ２がベースに
入力され、コレクタが電源Ｖｃｃ１に接続されたトラン
ジスタＱ１、Ｑ２と、ベースにバイアス電源電圧Ｖｂ１
が与えられ、エミッタに抵抗Ｒ１、Ｒ２の一端が接続さ
れたトランジスタＱ３、Ｑ４と、を備えて構成されてい
る。
較回路は、アナログ入力信号を入力とするエミッタ・フ
ォロワ１と、エミッタ・フォロワ１の出力を差動入力と
するプリアンプ２と、プリアンプ２の差動出力を入力す
るストローブ比較器３と、を備え、エミッタ・フォロワ
１は、アナログ入力電圧Ｖｉｎ１、Ｖｉｎ２がベースに
入力され、コレクタが電源Ｖｃｃ１に接続されたトラン
ジスタＱ１、Ｑ２と、ベースにバイアス電源電圧Ｖｂ１
が与えられ、エミッタに抵抗Ｒ１、Ｒ２の一端が接続さ
れたトランジスタＱ３、Ｑ４と、を備えて構成されてい
る。
【０００５】また、プリアンプ２は、ベースがトランジ
スタＱ１、Ｑ２のエミッタにそれぞれ接続され、コレク
タがコレクタ負荷回路４を構成する抵抗Ｒ５、Ｒ６の一
端にそれぞれ接続され、エミッタが共通接続されたトラ
ンジスタＱ５、Ｑ６と、ベースにバイアス電源電圧Ｖｂ
１が与えられ、コレクタがトランジスタＱ５、６の共通
接続されたエミッタに接続され、エミッタが抵抗Ｒ９の
一端に接続されたトランジスタＱ１６と、を備えて構成
されている。
スタＱ１、Ｑ２のエミッタにそれぞれ接続され、コレク
タがコレクタ負荷回路４を構成する抵抗Ｒ５、Ｒ６の一
端にそれぞれ接続され、エミッタが共通接続されたトラ
ンジスタＱ５、Ｑ６と、ベースにバイアス電源電圧Ｖｂ
１が与えられ、コレクタがトランジスタＱ５、６の共通
接続されたエミッタに接続され、エミッタが抵抗Ｒ９の
一端に接続されたトランジスタＱ１６と、を備えて構成
されている。
【０００６】そして、ストローブ比較器３は、ベースが
プリアンプ２の出力（トランジスタＱ５、Ｑ６と負荷抵
抗Ｒ５、Ｒ６のそれぞれの接続点）に接続され、コレク
タが抵抗Ｒ３、Ｒ４の一端にそれぞれ接続され、エミッ
タが共通接続されたトランジスタＱ７、Ｑ８と、コレク
タがそれぞれ抵抗Ｒ３、Ｒ４の一端に接続され、ベース
がそれぞれ抵抗Ｒ４、Ｒ３の一端に接続され、エミッタ
が共通接続されたトランジスタＱ９、Ｑ１０と、ベース
にそれぞれ第１、第２クロック信号ＣＬＫ、ＣＬＫＢが
印加され、コレクタがそれぞれトランジスタＱ８、Ｑ９
の共通エミッタ、トランジスタＱ９、Ｑ１０の共通エミ
ッタに接続され、エミッタが共通接続されたトランジス
タＱ１１、Ｑ１２と、ベースにバイアス電源電圧Ｖｂ１
が与えられ、エミッタに抵抗Ｒ８の一端が接続されたト
ランジスタＱ１５により形成された定電流源５と、を備
えて構成されている。
プリアンプ２の出力（トランジスタＱ５、Ｑ６と負荷抵
抗Ｒ５、Ｒ６のそれぞれの接続点）に接続され、コレク
タが抵抗Ｒ３、Ｒ４の一端にそれぞれ接続され、エミッ
タが共通接続されたトランジスタＱ７、Ｑ８と、コレク
タがそれぞれ抵抗Ｒ３、Ｒ４の一端に接続され、ベース
がそれぞれ抵抗Ｒ４、Ｒ３の一端に接続され、エミッタ
が共通接続されたトランジスタＱ９、Ｑ１０と、ベース
にそれぞれ第１、第２クロック信号ＣＬＫ、ＣＬＫＢが
印加され、コレクタがそれぞれトランジスタＱ８、Ｑ９
の共通エミッタ、トランジスタＱ９、Ｑ１０の共通エミ
ッタに接続され、エミッタが共通接続されたトランジス
タＱ１１、Ｑ１２と、ベースにバイアス電源電圧Ｖｂ１
が与えられ、エミッタに抵抗Ｒ８の一端が接続されたト
ランジスタＱ１５により形成された定電流源５と、を備
えて構成されている。
【０００７】図３の比較回路を構成している各回路部に
ついて説明する。
ついて説明する。
【０００８】エミッタ・フォロワ１は、入力信号歪みが
小さくなるよう比較回路の入力電流を一定に保ち、また
キックバック雑音の入力信号への回り込みを小さくして
いる。
小さくなるよう比較回路の入力電流を一定に保ち、また
キックバック雑音の入力信号への回り込みを小さくして
いる。
【０００９】プリアンプ２は、微少なアナログ入力電圧
を増幅し、変換エラーの低減と高速動作を可能としてい
る。
を増幅し、変換エラーの低減と高速動作を可能としてい
る。
【００１０】また、ストローブ比較器３は、互いに相補
な第１、第２のクロック信号ＣＬＫ、ＣＬＫＢの制御に
より、比較回路の出力Ｖｏｕｔ１，Ｖｏｕｔ２をディジ
タル信号レベルまで増幅している。
な第１、第２のクロック信号ＣＬＫ、ＣＬＫＢの制御に
より、比較回路の出力Ｖｏｕｔ１，Ｖｏｕｔ２をディジ
タル信号レベルまで増幅している。
【００１１】したがって、エミッタ・フォロワ１、プリ
アンプ２、ストローブ比較器３により構成される比較回
路により、高速クロック動作で、微少なアナログ入力を
比較し、その結果をディジタルレベルまで増幅できる。
アンプ２、ストローブ比較器３により構成される比較回
路により、高速クロック動作で、微少なアナログ入力を
比較し、その結果をディジタルレベルまで増幅できる。
【００１２】次に、図３に示した従来の比較回路の動作
を、図４に示す信号波形図を参照して簡単に説明する。
図４には、アナログ入力信号電圧Ｖｉｎ１，Ｖｉｎ２
（図４（Ａ））、出力電圧Ｖｏｕｔ１，Ｖｏｉｕｔ２
（図４（Ｂ））、互いに相補な第１、第２のクロック信
号ＣＬＫ、ＣＬＫＢ（図４（Ｃ））のタイミング信号波
形が示されている。
を、図４に示す信号波形図を参照して簡単に説明する。
図４には、アナログ入力信号電圧Ｖｉｎ１，Ｖｉｎ２
（図４（Ａ））、出力電圧Ｖｏｕｔ１，Ｖｏｉｕｔ２
（図４（Ｂ））、互いに相補な第１、第２のクロック信
号ＣＬＫ、ＣＬＫＢ（図４（Ｃ））のタイミング信号波
形が示されている。
【００１３】図３に示した従来の比較器は、正相クロッ
ク信号ＣＬＫが高レベル（ＣＬＫＢは低レベル）の時、
２つのアナログ入力Ｖｉｎ１とＶｉｎ２とを比較し、出
力が入力に追従する（フォロー・モード）。すなわち、
正相クロック信号ＣＬＫが高レベルの時トランジスタＱ
１１が導通し（トランジスタＱ１２は非導通）、プリア
ンプ２の出力を入力とするトランジスタＱ７、Ｑ８から
なる差動対の出力がディジタル出力Ｖｏｕｔ１，Ｖｏｕ
ｔ２に伝達される。
ク信号ＣＬＫが高レベル（ＣＬＫＢは低レベル）の時、
２つのアナログ入力Ｖｉｎ１とＶｉｎ２とを比較し、出
力が入力に追従する（フォロー・モード）。すなわち、
正相クロック信号ＣＬＫが高レベルの時トランジスタＱ
１１が導通し（トランジスタＱ１２は非導通）、プリア
ンプ２の出力を入力とするトランジスタＱ７、Ｑ８から
なる差動対の出力がディジタル出力Ｖｏｕｔ１，Ｖｏｕ
ｔ２に伝達される。
【００１４】一方、逆相クロック信号ＣＬＫＢが高レベ
ルの時、クロック信号が切り換わった瞬間の出力をディ
ジタル・レベルまで再増幅する（ラッチ・モード）。す
なわち、逆相クロック信号ＣＬＫＢが高レベルの時、ス
トローブ比較器３において、トランジスタＱ１２が導通
（トランジスタＱ１１は非導通）し、トランジスタＱ
９、Ｑ１０からなる差動対は、トランジスタＱ８、Ｑ７
からなる差動対の出力（従って、Ｖｏｕｔ２、Ｖｏｕｔ
１）をベース入力としクロックが切り替わった時点の出
力をラッチする。
ルの時、クロック信号が切り換わった瞬間の出力をディ
ジタル・レベルまで再増幅する（ラッチ・モード）。す
なわち、逆相クロック信号ＣＬＫＢが高レベルの時、ス
トローブ比較器３において、トランジスタＱ１２が導通
（トランジスタＱ１１は非導通）し、トランジスタＱ
９、Ｑ１０からなる差動対は、トランジスタＱ８、Ｑ７
からなる差動対の出力（従って、Ｖｏｕｔ２、Ｖｏｕｔ
１）をベース入力としクロックが切り替わった時点の出
力をラッチする。
【００１５】図４に示すように、微少な差電圧（０．５
ｍＶ）のアナログ入力を比較し、その結果を増幅し、デ
ィジタル出力まで伝達している。
ｍＶ）のアナログ入力を比較し、その結果を増幅し、デ
ィジタル出力まで伝達している。
【００１６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の比較回路においては、低電圧レベルのアナログ
入力を正常に比較できない、という問題点を有してい
る。この問題点を、図３に示した回路構成図、及び図５
に示した信号波形図を参照して以下に説明する。
た従来の比較回路においては、低電圧レベルのアナログ
入力を正常に比較できない、という問題点を有してい
る。この問題点を、図３に示した回路構成図、及び図５
に示した信号波形図を参照して以下に説明する。
【００１７】図３を参照すると、従来の比較回路におい
て、Ｖｂｅはバイポーラ・トランジスタのベース・エミ
ッタ間電圧であり、ＶＩｂはバイポーラトランジスタで
構成されるプリアンプ２の定電流源に要する電圧であ
り、次式（１）、（２）と表される。
て、Ｖｂｅはバイポーラ・トランジスタのベース・エミ
ッタ間電圧であり、ＶＩｂはバイポーラトランジスタで
構成されるプリアンプ２の定電流源に要する電圧であ
り、次式（１）、（２）と表される。
【００１８】Ｖｂｅ≒０．８Ｖ …(1) ＶＩｂ≧０．６Ｖ …(2)
【００１９】ＶＩｂは、定電流源として作用するトラン
ジスタＱ１６が飽和しないために必要とされるコレクタ
・エミッタ電圧を含む。従って、従来の比較回路におい
ては、その回路構成上、アナログ入力電圧Ｖｉｎ１、Ｖ
ｉｎ２は、およそ次式（３）の条件を満たす必要があ
る。
ジスタＱ１６が飽和しないために必要とされるコレクタ
・エミッタ電圧を含む。従って、従来の比較回路におい
ては、その回路構成上、アナログ入力電圧Ｖｉｎ１、Ｖ
ｉｎ２は、およそ次式（３）の条件を満たす必要があ
る。
【００２０】Ｖｉｎ１、Ｖｉｎ２≧２．２Ｖ …(3)
【００２１】そして、上式（１）が満たされない場合、
すなわち上式（３）が満たされない低いアナログ電圧が
入力された場合には、トランジスタＱ１６が飽和してし
まい、プリアンプ２の動作電流が一定でなくなる。
すなわち上式（３）が満たされない低いアナログ電圧が
入力された場合には、トランジスタＱ１６が飽和してし
まい、プリアンプ２の動作電流が一定でなくなる。
【００２２】このため、図５に示すように、図３に示し
た従来の比較回路に、アナログ入力Ｖｉｎ１，Ｖｉｎ２
として１．８Ｖ付近の微少差電圧が入力された場合（図
５（Ａ）参照）には、比較回路の出力Ｖｏｕｔ１，Ｖｏ
ｕｔ２（図５（Ｂ）参照）はアナログ入力に対応しない
結果となる。
た従来の比較回路に、アナログ入力Ｖｉｎ１，Ｖｉｎ２
として１．８Ｖ付近の微少差電圧が入力された場合（図
５（Ａ）参照）には、比較回路の出力Ｖｏｕｔ１，Ｖｏ
ｕｔ２（図５（Ｂ）参照）はアナログ入力に対応しない
結果となる。
【００２３】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、低電圧レベルの微
少なアナログ入力に対して高速クロック周波数で正常な
比較結果を出力することを可能にする比較回路を提供す
ることにある。
なされたものであって、その目的は、低電圧レベルの微
少なアナログ入力に対して高速クロック周波数で正常な
比較結果を出力することを可能にする比較回路を提供す
ることにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の比較回路は、比較されるアナログ入力信号
をそれぞれ入力とするエミッタ・フォロワの出力を入力
とする差動対を備えたプリアンプと、クロック信号の制
御のもと前記プリアンプの出力を入力としこれを増幅し
て出力端子に出力し、ついで前記クロック信号の反転に
応じて出力レベルをラッチするように制御する回路と、
を備えた比較回路において、前記プリアンプの差動対の
定電流源としてＮチャネルＭＯＳトランジスタを備えた
ことを特徴とする。
め、本発明の比較回路は、比較されるアナログ入力信号
をそれぞれ入力とするエミッタ・フォロワの出力を入力
とする差動対を備えたプリアンプと、クロック信号の制
御のもと前記プリアンプの出力を入力としこれを増幅し
て出力端子に出力し、ついで前記クロック信号の反転に
応じて出力レベルをラッチするように制御する回路と、
を備えた比較回路において、前記プリアンプの差動対の
定電流源としてＮチャネルＭＯＳトランジスタを備えた
ことを特徴とする。
【００２５】本発明においては、前記ＮチャネルＭＯＳ
トランジスタが、そのＷ／Ｌ（チャネル幅／チャネル
長）比が所定の値に設定される。
トランジスタが、そのＷ／Ｌ（チャネル幅／チャネル
長）比が所定の値に設定される。
【００２６】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明に係る比較回路は、その好
ましい実施の形態において、図１を参照すると、エミッ
タ・フォロワ１、プリアンプ２、ストローブ比較回路３
と、を備え、エミッタ・フォロワ１は、コレクタが第１
電源に接続され、ベースがそれぞれ第１、第２のアナロ
グ入力端子に接続された第１、第２のトランジスタＱ
１、Ｑ２と、コレクタがそれぞれ第１、第２のトランジ
スタＱ１、Ｑ２のエミッタに接続され、ベースが第１バ
イアス電源Ｖｂ１に接続され、エミッタがそれぞれ一端
が第２電Ｖｃｃ２源に接続された第１、第２の抵抗Ｒ
１、Ｒ２の他端に接続された第３、第４のトランジスタ
Ｑ３、Ｑ４と、を備える。
いて以下に説明する。本発明に係る比較回路は、その好
ましい実施の形態において、図１を参照すると、エミッ
タ・フォロワ１、プリアンプ２、ストローブ比較回路３
と、を備え、エミッタ・フォロワ１は、コレクタが第１
電源に接続され、ベースがそれぞれ第１、第２のアナロ
グ入力端子に接続された第１、第２のトランジスタＱ
１、Ｑ２と、コレクタがそれぞれ第１、第２のトランジ
スタＱ１、Ｑ２のエミッタに接続され、ベースが第１バ
イアス電源Ｖｂ１に接続され、エミッタがそれぞれ一端
が第２電Ｖｃｃ２源に接続された第１、第２の抵抗Ｒ
１、Ｒ２の他端に接続された第３、第４のトランジスタ
Ｑ３、Ｑ４と、を備える。
【００２７】また、プリアンプ２は、第１電源Ｖｃｃ１
に接続され、第１、第２のプリアンプ出力を有したコレ
クタ負荷回路４と、コレクタがコレクタ負荷回路４に接
続され、ベースがそれぞれエミッタ・フォロワ回路の第
１、第２のトランジスタＱ１、Ｑ２のエミッタに接続さ
れ、エミッタが共通接続された第５、第６のバイポーラ
・トランジスタＱ５、Ｑ６と、ドレインが第５、第６の
トランジスタＱ５、Ｑ６の共通接続されたエミッタに接
続され、ゲートが第２バイアス電源Ｖｂ２に接続され、
ソースが第２電源Ｖｃｃ２に接続されたＮチャネルＭＯ
ＳトランジスタＭＮ１と、を備えて構成される。
に接続され、第１、第２のプリアンプ出力を有したコレ
クタ負荷回路４と、コレクタがコレクタ負荷回路４に接
続され、ベースがそれぞれエミッタ・フォロワ回路の第
１、第２のトランジスタＱ１、Ｑ２のエミッタに接続さ
れ、エミッタが共通接続された第５、第６のバイポーラ
・トランジスタＱ５、Ｑ６と、ドレインが第５、第６の
トランジスタＱ５、Ｑ６の共通接続されたエミッタに接
続され、ゲートが第２バイアス電源Ｖｂ２に接続され、
ソースが第２電源Ｖｃｃ２に接続されたＮチャネルＭＯ
ＳトランジスタＭＮ１と、を備えて構成される。
【００２８】ストローブ比較器３は、コレクタが、それ
ぞれ一端が第１電源Ｖｃｃ１に接続された第４、第３の
抵抗Ｒ４、Ｒ３の他端に接続されるとともに第１、第２
のディジタル出力端子Ｖｏｕｔ１、Ｖｏｕｔ２に接続さ
れ、ベースがそれぞれ第１、第２のプリアンプ出力に接
続され、エミッタが共通接続された第７、第８のトラン
ジスタＱ７，Ｑ８と、コレクタがそれぞれ第１、第２の
ディジタル出力端子Ｖｏｕｔ１、Ｖｏｕｔ２に接続さ
れ、ベースがそれぞれ第２、第１のディジタル出力端子
Ｖｏｕｔ２、Ｖｏｕｔ１に接続され、エミッタが共通接
続された第９、第１０のトランジスタＱ９，Ｑ１０と、
コレクタがそれぞれ第７、第８のトランジスタのエミッ
タと第９、第１０のトランジスタのエミッタに接続さ
れ、ベースがそれぞれ第１、第２のクロック信号端子Ｃ
ＬＫ、ＣＬＫＢに接続され、エミッタが共通接続された
第１１、第１２のトランジスタＱ１１、Ｑ１２と、第１
１、第１２のトランジスタＱ１１、Ｑ１２のエミッタと
第２電源Ｖｃｃ２間に接続された定電流源と、を備えて
構成される。
ぞれ一端が第１電源Ｖｃｃ１に接続された第４、第３の
抵抗Ｒ４、Ｒ３の他端に接続されるとともに第１、第２
のディジタル出力端子Ｖｏｕｔ１、Ｖｏｕｔ２に接続さ
れ、ベースがそれぞれ第１、第２のプリアンプ出力に接
続され、エミッタが共通接続された第７、第８のトラン
ジスタＱ７，Ｑ８と、コレクタがそれぞれ第１、第２の
ディジタル出力端子Ｖｏｕｔ１、Ｖｏｕｔ２に接続さ
れ、ベースがそれぞれ第２、第１のディジタル出力端子
Ｖｏｕｔ２、Ｖｏｕｔ１に接続され、エミッタが共通接
続された第９、第１０のトランジスタＱ９，Ｑ１０と、
コレクタがそれぞれ第７、第８のトランジスタのエミッ
タと第９、第１０のトランジスタのエミッタに接続さ
れ、ベースがそれぞれ第１、第２のクロック信号端子Ｃ
ＬＫ、ＣＬＫＢに接続され、エミッタが共通接続された
第１１、第１２のトランジスタＱ１１、Ｑ１２と、第１
１、第１２のトランジスタＱ１１、Ｑ１２のエミッタと
第２電源Ｖｃｃ２間に接続された定電流源と、を備えて
構成される。
【００２９】本発明の実施の形態においては、プリアン
プ２のＮチャネルＭＯＳトランジスタは、そのＷ／Ｌ
（チャネル幅／チャネル長）比は、好ましくは略５０〜
１００とされる。
プ２のＮチャネルＭＯＳトランジスタは、そのＷ／Ｌ
（チャネル幅／チャネル長）比は、好ましくは略５０〜
１００とされる。
【００３０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例に係る比
較回路の構成を示す図である。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例に係る比
較回路の構成を示す図である。
【００３１】図１を参照して、本実施例に係る比較回路
は、アナログ入力信号を入力とするエミッタ・フォロワ
１と、エミッタ・フォロワ１の出力を差動入力とするプ
リアンプ２と、プリアンプ２の差動出力を入力するスト
ローブ比較器３と、を備え、エミッタ・フォロア１は、
アナログ入力電圧Ｖｉｎ１、Ｖｉｎ２がベースに入力さ
れ、コレクタが電源Ｖｃｃ１に接続されたＮＰＮトラン
ジスタＱ１、Ｑ２と、ベースにバイアス電源電圧Ｖｂ１
が与えられ、エミッタに抵抗Ｒ１、Ｒ２の一端が接続さ
れたＮＰＮトランジスタＱ３、Ｑ４により構成されてい
る。
は、アナログ入力信号を入力とするエミッタ・フォロワ
１と、エミッタ・フォロワ１の出力を差動入力とするプ
リアンプ２と、プリアンプ２の差動出力を入力するスト
ローブ比較器３と、を備え、エミッタ・フォロア１は、
アナログ入力電圧Ｖｉｎ１、Ｖｉｎ２がベースに入力さ
れ、コレクタが電源Ｖｃｃ１に接続されたＮＰＮトラン
ジスタＱ１、Ｑ２と、ベースにバイアス電源電圧Ｖｂ１
が与えられ、エミッタに抵抗Ｒ１、Ｒ２の一端が接続さ
れたＮＰＮトランジスタＱ３、Ｑ４により構成されてい
る。
【００３２】また、プリアンプ２は、ベースが、ＮＰＮ
トランジスタＱ１、Ｑ２のエミッタにそれぞれ接続さ
れ、コレクタがコレクタ負荷回路を構成する抵抗Ｒ５、
Ｒ６の一端にそれぞれ接続され、エミッタが共通接続さ
れ差動対を構成するＮＰＮトランジスタＱ５、Ｑ６と、
ゲートにバイアス電源電圧Ｖｂ２が与えられ、ドレイン
がＮＰＮトランジスタＱ５、Ｑ６の共通エミッタに接続
され、ソースが電源Ｖｃｃ２に接続されてなるＮチャネ
ルＭＯＳトランジスタＭＮ１と、を備えて構成されてい
る。
トランジスタＱ１、Ｑ２のエミッタにそれぞれ接続さ
れ、コレクタがコレクタ負荷回路を構成する抵抗Ｒ５、
Ｒ６の一端にそれぞれ接続され、エミッタが共通接続さ
れ差動対を構成するＮＰＮトランジスタＱ５、Ｑ６と、
ゲートにバイアス電源電圧Ｖｂ２が与えられ、ドレイン
がＮＰＮトランジスタＱ５、Ｑ６の共通エミッタに接続
され、ソースが電源Ｖｃｃ２に接続されてなるＮチャネ
ルＭＯＳトランジスタＭＮ１と、を備えて構成されてい
る。
【００３３】そして、ストローブ比較器３は、ベースが
プリアンプの差動出力にそれぞれ接続され、コレクタが
電源Ｖｃｃ１に接続された抵抗Ｒ３、Ｒ４の一端にそれ
ぞれ接続され、エミッタが共通接続されたＮＰＮトラン
ジスタＱ７、Ｑ８と、コレクタがそれぞれ抵抗Ｒ３、Ｒ
４の一端に接続され、ベースがそれぞれ抵抗Ｒ４、Ｒ３
の一端に接続され、エミッタが共通接続されたＱ９、Ｑ
１０と、ベースにそれぞれ第１、第２クロック信号ＣＬ
Ｋ、ＣＬＫＢが印加され、コレクタがそれぞれＮＰＮト
ランジスタＱ８、Ｑ９の共通エミッタ、ＮＰＮトランジ
スタＱ９、Ｑ１０の共通エミッタに接続され、エミッタ
が共通接続されたＮＰＮトランジスタＱ１１、Ｑ１２
と、ベースにバイアス電源電圧Ｖｂ１が与えられ、エミ
ッタに抵抗Ｒ８の一端が接続されたＱ１５により形成さ
れた定電流源５と、を備えて構成されている。
プリアンプの差動出力にそれぞれ接続され、コレクタが
電源Ｖｃｃ１に接続された抵抗Ｒ３、Ｒ４の一端にそれ
ぞれ接続され、エミッタが共通接続されたＮＰＮトラン
ジスタＱ７、Ｑ８と、コレクタがそれぞれ抵抗Ｒ３、Ｒ
４の一端に接続され、ベースがそれぞれ抵抗Ｒ４、Ｒ３
の一端に接続され、エミッタが共通接続されたＱ９、Ｑ
１０と、ベースにそれぞれ第１、第２クロック信号ＣＬ
Ｋ、ＣＬＫＢが印加され、コレクタがそれぞれＮＰＮト
ランジスタＱ８、Ｑ９の共通エミッタ、ＮＰＮトランジ
スタＱ９、Ｑ１０の共通エミッタに接続され、エミッタ
が共通接続されたＮＰＮトランジスタＱ１１、Ｑ１２
と、ベースにバイアス電源電圧Ｖｂ１が与えられ、エミ
ッタに抵抗Ｒ８の一端が接続されたＱ１５により形成さ
れた定電流源５と、を備えて構成されている。
【００３４】次に、図１を参照して、本発明の実施例に
係る比較回路の特徴を説明する。図１の比較回路におい
て、Ｖｂｅはバイポーラ・トランジスタのベース・エミ
ッタ間電圧であり、ＶＩＭはＭＯＳＦＥＴで構成される
プリアンプ２の定電流源に要する電圧である。定電流源
トランジスタＭＮ１に、Ｗ／Ｌ比（チャネル幅／チャネ
ル長比）の大きなＮＭＯＳＦＥＴを用いることで、低い
ドレイン−ソース電圧でも飽和状態を保つことができ
る。
係る比較回路の特徴を説明する。図１の比較回路におい
て、Ｖｂｅはバイポーラ・トランジスタのベース・エミ
ッタ間電圧であり、ＶＩＭはＭＯＳＦＥＴで構成される
プリアンプ２の定電流源に要する電圧である。定電流源
トランジスタＭＮ１に、Ｗ／Ｌ比（チャネル幅／チャネ
ル長比）の大きなＮＭＯＳＦＥＴを用いることで、低い
ドレイン−ソース電圧でも飽和状態を保つことができ
る。
【００３５】このため、本実施例においては、例えば ＶＩＭ＜０．６Ｖ …(4) とすることができ、アナログ入力電圧を Ｖｉｎ１、Ｖｉｎ２＜２．２Ｖ …(5) にまで低減することが可能である。
【００３６】プロセスにも依存するが、例えば５０〜１
００の大きなＷ／Ｌ比のＭＯＳＦＥＴを用いることで、
ＶＩＭを０．２Ｖ程度まで低減することができ、本実施
例においては、例えば１．８Ｖ付近の微少差電圧が入力
された場合でも、上記した従来の比較回路（図３参照）
と異なり、プリアンプ２の動作電流を一定に保ち、図５
（Ｃ）に示すように、比較回路出力Ｖｏｕｔ１，Ｖｏｕ
ｔ２としてアナログ入力に対応した正常な比較結果を出
力をする。
００の大きなＷ／Ｌ比のＭＯＳＦＥＴを用いることで、
ＶＩＭを０．２Ｖ程度まで低減することができ、本実施
例においては、例えば１．８Ｖ付近の微少差電圧が入力
された場合でも、上記した従来の比較回路（図３参照）
と異なり、プリアンプ２の動作電流を一定に保ち、図５
（Ｃ）に示すように、比較回路出力Ｖｏｕｔ１，Ｖｏｕ
ｔ２としてアナログ入力に対応した正常な比較結果を出
力をする。
【００３７】また、ストローブ比較器３の定電流源トラ
ンジスタＱ１５の代わりに、ゲートの所定のバイアス電
圧が印加されるＮチャネルＭＯＳトランジスタで構成す
るようにしてもよい。
ンジスタＱ１５の代わりに、ゲートの所定のバイアス電
圧が印加されるＮチャネルＭＯＳトランジスタで構成す
るようにしてもよい。
【００３８】図１に示した上記実施例では、コレクタ負
荷回路４は２つの抵抗Ｒ５、Ｒ６により構成された例を
示したが、別の実施例においては、図２に示すように、
このコレクタ負荷回路４として、広帯域入力を可能にす
るために、ペアのカスコード接続トランジスタと、３つ
の抵抗により構成してもよい。
荷回路４は２つの抵抗Ｒ５、Ｒ６により構成された例を
示したが、別の実施例においては、図２に示すように、
このコレクタ負荷回路４として、広帯域入力を可能にす
るために、ペアのカスコード接続トランジスタと、３つ
の抵抗により構成してもよい。
【００３９】すなわち、図２を参照して、プリアンプ２
のコレクタ負荷回路４は、３つの抵抗Ｒ５、Ｒ６、Ｒ７
と、２つのトランジスタＱ１３、Ｑ１４により構成さ
れ、２つのトランジスタＱ１３、Ｑ１４は、コレクタ
が、それぞれ一端が電源Ｖｃｃ１に接続された２つの抵
抗Ｒ５、Ｒ６の他端に接続されるとともに、第１、第２
のプリアンプ出力に接続され、ベースは、一端が電源Ｖ
ｃｃ１に接続された抵抗Ｒ７の他端に共通接続され、エ
ミッタは第５、第６のトランジスタＱ５、Ｑ６のコレク
タにそれぞれ接続されている。
のコレクタ負荷回路４は、３つの抵抗Ｒ５、Ｒ６、Ｒ７
と、２つのトランジスタＱ１３、Ｑ１４により構成さ
れ、２つのトランジスタＱ１３、Ｑ１４は、コレクタ
が、それぞれ一端が電源Ｖｃｃ１に接続された２つの抵
抗Ｒ５、Ｒ６の他端に接続されるとともに、第１、第２
のプリアンプ出力に接続され、ベースは、一端が電源Ｖ
ｃｃ１に接続された抵抗Ｒ７の他端に共通接続され、エ
ミッタは第５、第６のトランジスタＱ５、Ｑ６のコレク
タにそれぞれ接続されている。
【００４０】図２に示した実施例における、比較回路の
アナログ入力の下限は、図１に示した上記実施例と同様
であるため、構成、動作の説明ついては省略する。
アナログ入力の下限は、図１に示した上記実施例と同様
であるため、構成、動作の説明ついては省略する。
【００４１】
【発明の効果】以上説明したように、本発明に係る比較
回路よれば、プリアンプの定電流源をＷ／Ｌ比の大きな
ＭＯＳＦＥＴにて構成したことにより、低電圧レベルの
微少なアナログ入力に対して高速クロック周波数で正常
な比較結果を出力できる、という効果を奏する。
回路よれば、プリアンプの定電流源をＷ／Ｌ比の大きな
ＭＯＳＦＥＴにて構成したことにより、低電圧レベルの
微少なアナログ入力に対して高速クロック周波数で正常
な比較結果を出力できる、という効果を奏する。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の他の実施例の回路構成を示す図であ
る。
る。
【図３】従来の比較回路の回路構成を示す図である。
【図４】従来の比較回路の動作波形を示す図である。
【図５】従来の回路と、本発明の一実施例との動作波形
とを比較して示す図である。
とを比較して示す図である。
１ エミッタ・フォロワ ２ プリアンプ ３ ストローブ比較器 ４ コレクタ負荷回路 ５ 定電流源 ＣＬＫ 第１クロック信号 ＣＬＫＢ 第２クロック信号 ＭＮ１ Ｎ型ＭＯＳトランジスタ Ｑ１〜Ｑ１６ ｎｐｎバイポーラ・トランジスタ Ｒ１〜Ｒ７ 抵抗 Ｖｂ１、Ｖｂ２ バイアス電源電圧端子 Ｖｂｅ ベース・エミッタ間電圧 Ｖｃｃ１、Ｖｃｃ２ 電源電圧端子 Ｖｉｎ１、Ｖｉｎ２ アナログ入力電圧 Ｖｏｕｔ１、Ｖｏｕｔ２ ディジタル出力電圧 ＶＩｂ バイポーラ・トランジスタにて構成した定電流
源に要する電圧 ＶＩＭ ＭＯＳトランジスタにて構成した定電流源に要
する電圧
源に要する電圧 ＶＩＭ ＭＯＳトランジスタにて構成した定電流源に要
する電圧
Claims (8)
- 【請求項１】比較されるアナログ入力信号をそれぞれ入
力とするエミッタ・フォロワの出力を入力とする差動対
を備えたプリアンプと、 クロック信号の制御のもと前記プリアンプの出力を入力
としこれを増幅して出力端子に出力し、ついで前記クロ
ック信号の反転に応じて出力レベルをラッチするように
制御する回路と、を備えた比較回路において、 前記プリアンプの差動対の定電流源としてＮチャネルＭ
ＯＳトランジスタを備えたことを特徴とする比較回路。 - 【請求項２】前記ＮチャネルＭＯＳトランジスタが、そ
のＷ／Ｌ（チャネル幅／チャネル長）比が所定の値に設
定されてなることを特徴とする請求項１記載の比較回
路。 - 【請求項３】コレクタが第１電源に接続され、ベースが
それぞれ第１、第２のアナログ入力端子に接続された第
１、第２のトランジスタと、 コレクタがそれぞれ第１、第２のトランジスタのエミッ
タに接続され、ベースが第１バイアス電源に接続され、
エミッタがそれぞれ一端が第２電源に接続された第１、
第２の抵抗の他端に接続された第３、第４のトランジス
タと、を備えてなるエミッタ・フォロワ回路と、 前記プリアンプは、第１電源に接続され、第１、第２の
プリアンプ出力を有したコレクタ負荷回路と、 コレクタが該負荷回路に接続され、ベースがそれぞれ前
記エミッタ・フォロワ回路の第１、第２のトランジスタ
のエミッタに接続され、エミッタが共通接続された第
５、第６のバイポーラ・トランジスタと、 ドレインが該第５、第６のトランジスタの共通接続され
たエミッタに接続され、ゲートが第２バイアス電源に接
続され、ソースが第２電源に接続されたＮチャネルＭＯ
Ｓトランジスタと、を備えてなるプリアンプと、 コレクタが、それぞれ一端が第１電源に接続された第
３、第４の抵抗の他端に接続されるとともに第１、第２
のディジタル出力端子に接続され、ベースがそれぞれ前
記第１、第２のプリアンプ出力に接続され、エミッタが
共通接続された第７、第８のトランジスタと、 コレクタがそれぞれ第１、第２のディジタル出力端子に
接続され、ベースがそれぞれ第２、第１のディジタル出
力端子に接続され、エミッタが共通接続された第９、第
１０のトランジスタと、 コレクタがそれぞれ前記第７、第８のトランジスタのエ
ミッタと前記第９、第１０のトランジスタのエミッタに
接続され、ベースがそれぞれ第１、第２のクロック信号
端子に接続され、エミッタが共通接続された第１１、第
１２のトランジスタと、 該第１１、第１２のトランジスタのエミッタと第２電源
間に接続された定電流源と、を備えなるストローブ比較
回路と、 を備えたことを特徴とする比較回路。 - 【請求項４】前記プリアンプのＮチャネルＭＯＳトラン
ジスタは、そのＷ／Ｌ（チャネル幅／チャネル長）比が
略５０〜１００とされたことを特徴とする請求項１又は
３記載の比較回路。 - 【請求項５】前記プリアンプのコレクタ負荷回路が、一
端が第１電源に接続され、他端がそれぞれ前記第５、第
６のトランジスタのコレクタに接続されるとともに、第
１、第２のプリアンプ出力に接続される２つの抵抗によ
り構成されることを特徴とする請求項３または４記載の
比較回路。 - 【請求項６】前記プリアンプのコレクタ負荷回路が、３
つの抵抗と２つのトランジスタにより構成され、 前記２つのトランジスタは、コレクタがそれぞれ一端が
第１電源に接続された２つの抵抗の他端に接続されると
ともに、第１、第２のプリアンプ出力に接続され、ベー
スは一端が第１電源に接続された抵抗の他端に共通接続
され、エミッタは第５、第６のトランジスタのコレクタ
に接続される、ことを特徴とする請求項３または４記載
の比較回路。 - 【請求項７】前記ストローブ比較器の定電流源が、ドレ
インが、前記第１１、第１２のトランジスタの共通接続
されたエミッタに接続され、ゲートが第３バイアス電源
に接続され、ソースが第２電源に接続されたＮチャネル
ＭＯＳトランジスタにより形成されることを特徴とする
請求項５又は６記載の比較回路。 - 【請求項８】前記ストローブ比較器の定電流源が、抵抗
とバイポーラトランジスタにより形成され、 該ＮＰＮトランジスタのコレクタは、前記第１１、第１
２のトランジスタのエミッタに接続され、ベースは第１
バイアス電源に接続され、エミッタは一端が第２電源に
接続された抵抗の他端に接続されることを特徴とする請
求項４又は５記載の比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25776196A JPH1084260A (ja) | 1996-09-06 | 1996-09-06 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25776196A JPH1084260A (ja) | 1996-09-06 | 1996-09-06 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084260A true JPH1084260A (ja) | 1998-03-31 |
Family
ID=17310738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25776196A Pending JPH1084260A (ja) | 1996-09-06 | 1996-09-06 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084260A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004034575A1 (ja) * | 2002-10-10 | 2004-04-22 | Nec Corporation | 半導体装置 |
| JP2011091686A (ja) * | 2009-10-23 | 2011-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 利得可変増幅回路 |
| KR101306272B1 (ko) * | 2007-09-17 | 2013-09-09 | 삼성전자주식회사 | 캐스캐이드 비교기 및 그 제어방법 |
-
1996
- 1996-09-06 JP JP25776196A patent/JPH1084260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004034575A1 (ja) * | 2002-10-10 | 2004-04-22 | Nec Corporation | 半導体装置 |
| US7106093B2 (en) | 2002-10-10 | 2006-09-12 | Nec Corporation | Semiconductor device |
| KR101306272B1 (ko) * | 2007-09-17 | 2013-09-09 | 삼성전자주식회사 | 캐스캐이드 비교기 및 그 제어방법 |
| JP2011091686A (ja) * | 2009-10-23 | 2011-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 利得可変増幅回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510734A (en) | High speed comparator having two differential amplifier stages and latch stage | |
| JPH0110007Y2 (ja) | ||
| JPH0773205B2 (ja) | レベル変換回路 | |
| JPH08250941A (ja) | 低歪差動増幅回路 | |
| JPH0560686B2 (ja) | ||
| JPH04227107A (ja) | 広ダイナミックレンジ相互コンダクタンス段 | |
| JP3544954B2 (ja) | 差動増幅回路、ミキサ回路および可変利得増幅回路 | |
| JP2765346B2 (ja) | バイモス増幅装置 | |
| JP3492891B2 (ja) | 出力回路装置 | |
| JPH1070421A (ja) | 増幅回路 | |
| JPH1084260A (ja) | 比較回路 | |
| US7009450B2 (en) | Low distortion and high slew rate output stage for voltage feedback amplifier | |
| US7501860B2 (en) | Differential input driver using current feedback and cross-coupled common base devices | |
| JPH04227306A (ja) | 歪み補償付き差動回路 | |
| JPH1079656A (ja) | 電流切り換え型スイッチ回路 | |
| JPH0226815B2 (ja) | ||
| Chung et al. | A low-voltage low-power bipolar transconductor with high-linearity | |
| JP3733188B2 (ja) | パワーアンプ | |
| JPH09261032A (ja) | インターフェース回路 | |
| JP3313546B2 (ja) | 低電圧ミキサ回路 | |
| JPS6049366B2 (ja) | プッシュプル増幅器 | |
| Tammam et al. | A hierarchy of input stages for current feedback operational amplifiers | |
| JPH0433162B2 (ja) | ||
| JP2815753B2 (ja) | 半導体集積回路 | |
| JP3707653B2 (ja) | Ａｄ変換回路および磁気ディスク装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000328 |