JPH1084111A - 高耐圧ｍｏｓトランジスタ - Google Patents
高耐圧ｍｏｓトランジスタInfo
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高耐圧特性を維持しながら、オン抵抗を下げ
て動作速度を向上できる高耐圧ＭＯＳトランジスタを実
現する。 【解決手段】 Ｎ型ウエル２の表面に形成されＬＯＣＯ
Ｓ酸化膜５で覆われたＰ型拡散層３をチャネル長方向断
面において複数に分割し、その分割したＰ型拡散層３の
間に、Ｎ型ウエル２より不純物濃度の高いＮ型拡散層４
を、Ｐ型拡散層３と同じ深さかそれよりも浅く形成して
いる。複数個のＰ型拡散層３から延びた空乏層は互いに
影響して耐圧としては低下することなく、高耐圧特性を
維持できる。また、トランジスタがオンしたとき、Ｐ型
拡散層３の間にＮ型拡散層４を配置したことによりチャ
ネル抵抗が低減し、トランジスタの動作速度を向上する
ことができる。
て動作速度を向上できる高耐圧ＭＯＳトランジスタを実
現する。 【解決手段】 Ｎ型ウエル２の表面に形成されＬＯＣＯ
Ｓ酸化膜５で覆われたＰ型拡散層３をチャネル長方向断
面において複数に分割し、その分割したＰ型拡散層３の
間に、Ｎ型ウエル２より不純物濃度の高いＮ型拡散層４
を、Ｐ型拡散層３と同じ深さかそれよりも浅く形成して
いる。複数個のＰ型拡散層３から延びた空乏層は互いに
影響して耐圧としては低下することなく、高耐圧特性を
維持できる。また、トランジスタがオンしたとき、Ｐ型
拡散層３の間にＮ型拡散層４を配置したことによりチャ
ネル抵抗が低減し、トランジスタの動作速度を向上する
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧ＭＯＳト
ランジスタに関するものである。
ランジスタに関するものである。
【０００２】
【従来の技術】従来の高耐圧ＭＯＳトランジスタについ
て図３を参照しながら説明する。図３は従来の高耐圧Ｍ
ＯＳトランジスタの断面構造図である。図３において、
１はＰ型シリコン基板、２はＮ型ウエル、３はＰ型拡散
層、５はＬＯＣＯＳ酸化膜、６はゲート電極、７はＮ型
ドレイン領域、８はＮ型ソース領域、９は層間絶縁膜、
１０はドレイン電極、１１はソース電極、１２はＰＳＧ
（燐・シリケート・ガラス）膜、１３はポリイミド膜で
ある。
て図３を参照しながら説明する。図３は従来の高耐圧Ｍ
ＯＳトランジスタの断面構造図である。図３において、
１はＰ型シリコン基板、２はＮ型ウエル、３はＰ型拡散
層、５はＬＯＣＯＳ酸化膜、６はゲート電極、７はＮ型
ドレイン領域、８はＮ型ソース領域、９は層間絶縁膜、
１０はドレイン電極、１１はソース電極、１２はＰＳＧ
（燐・シリケート・ガラス）膜、１３はポリイミド膜で
ある。
【０００３】この従来の高耐圧ＭＯＳトランジスタは、
Ｐ型シリコン基板１の表面にＮ型ソース領域８とＮ型ウ
エル２を設け、Ｎ型ウエル２の表面にＰ型拡散層３とＮ
型ドレイン領域７を設け、Ｐ型拡散層３上をＬＯＣＯＳ
酸化膜５で覆ってあり、Ｎ型ソース領域８の端部上から
ＬＯＣＯＳ酸化膜５上にかけてゲート酸化膜を介してゲ
ート電極６を設けている。そして、層間絶縁膜９のコン
タクトホールを介してＮ型ドレイン領域７，Ｎ型ソース
領域８上にそれぞれドレイン電極１０，ソース電極１１
を設け、保護膜としてＰＳＧ膜１２およびポリイミド膜
１３を設けている。
Ｐ型シリコン基板１の表面にＮ型ソース領域８とＮ型ウ
エル２を設け、Ｎ型ウエル２の表面にＰ型拡散層３とＮ
型ドレイン領域７を設け、Ｐ型拡散層３上をＬＯＣＯＳ
酸化膜５で覆ってあり、Ｎ型ソース領域８の端部上から
ＬＯＣＯＳ酸化膜５上にかけてゲート酸化膜を介してゲ
ート電極６を設けている。そして、層間絶縁膜９のコン
タクトホールを介してＮ型ドレイン領域７，Ｎ型ソース
領域８上にそれぞれドレイン電極１０，ソース電極１１
を設け、保護膜としてＰＳＧ膜１２およびポリイミド膜
１３を設けている。
【０００４】この構成では、Ｐ型拡散層３をソース電極
１１と同電位にすることにより、Ｐ型拡散層３とＮ型ウ
エル２が両方から空乏化して高耐圧化できるようになっ
ている。また、トランジスタがオンした場合には、Ｐ型
拡散層３直下のＮ型ウエル２がチャネルとなる。
１１と同電位にすることにより、Ｐ型拡散層３とＮ型ウ
エル２が両方から空乏化して高耐圧化できるようになっ
ている。また、トランジスタがオンした場合には、Ｐ型
拡散層３直下のＮ型ウエル２がチャネルとなる。
【０００５】
【発明が解決しようとする課題】このような従来の高耐
圧ＭＯＳトランジスタでは、トランジスタがオンになっ
た場合、ドレイン部のオン抵抗がＰ型拡散層３直下のＮ
型ウエル２の抵抗で決定されるために、チャネル部の不
純物濃度が低くなるとオン抵抗が高くなり、トランジス
タの動作速度を決定する一因であるオン電流が小さくな
り、動作速度が遅くなるという課題があった。
圧ＭＯＳトランジスタでは、トランジスタがオンになっ
た場合、ドレイン部のオン抵抗がＰ型拡散層３直下のＮ
型ウエル２の抵抗で決定されるために、チャネル部の不
純物濃度が低くなるとオン抵抗が高くなり、トランジス
タの動作速度を決定する一因であるオン電流が小さくな
り、動作速度が遅くなるという課題があった。
【０００６】この発明は上記課題を解決するもので、高
耐圧特性を維持しながら、オン抵抗を下げて動作速度を
向上することができる高耐圧ＭＯＳトランジスタを提供
することを目的としている。
耐圧特性を維持しながら、オン抵抗を下げて動作速度を
向上することができる高耐圧ＭＯＳトランジスタを提供
することを目的としている。
【０００７】
【課題を解決するための手段】請求項１記載の高耐圧Ｍ
ＯＳトランジスタは、第１導電型半導体基板の表面に第
２導電型ソース領域と第２導電型ウエルを設け、第２導
電型ウエルの表面に第１導電型拡散層と第２導電型ドレ
イン領域を設け、第１導電型拡散層上をＬＯＣＯＳ酸化
膜で覆い、第２導電型ソース領域の端部上からＬＯＣＯ
Ｓ酸化膜上にかけてゲート酸化膜を介してゲート電極を
設けた高耐圧ＭＯＳトランジスタであって、第１導電型
拡散層をチャネル長方向断面において複数に分割し、こ
の分割した第１導電型拡散層の間に第２導電型拡散層を
第１導電型拡散層と同じまたは浅い深さに設けたことを
特徴とする。
ＯＳトランジスタは、第１導電型半導体基板の表面に第
２導電型ソース領域と第２導電型ウエルを設け、第２導
電型ウエルの表面に第１導電型拡散層と第２導電型ドレ
イン領域を設け、第１導電型拡散層上をＬＯＣＯＳ酸化
膜で覆い、第２導電型ソース領域の端部上からＬＯＣＯ
Ｓ酸化膜上にかけてゲート酸化膜を介してゲート電極を
設けた高耐圧ＭＯＳトランジスタであって、第１導電型
拡散層をチャネル長方向断面において複数に分割し、こ
の分割した第１導電型拡散層の間に第２導電型拡散層を
第１導電型拡散層と同じまたは浅い深さに設けたことを
特徴とする。
【０００８】この構成によれば、第２導電型ウエルの表
面に形成された第１導電型拡散層をチャネル長方向断面
において複数に分割し、この分割した第１導電型拡散層
の間に第２導電型拡散層を設けたことにより、高耐圧特
性を維持しながら、トランジスタがオンしたときのチャ
ネル抵抗を低減することができ、トランジスタの動作速
度を向上することができる。
面に形成された第１導電型拡散層をチャネル長方向断面
において複数に分割し、この分割した第１導電型拡散層
の間に第２導電型拡散層を設けたことにより、高耐圧特
性を維持しながら、トランジスタがオンしたときのチャ
ネル抵抗を低減することができ、トランジスタの動作速
度を向上することができる。
【０００９】請求項２記載の高耐圧ＭＯＳトランジスタ
は、請求項１記載の高耐圧ＭＯＳトランジスタにおい
て、第２導電型拡散層は第１導電型拡散層と同じまたは
浅い深さにしている。このように、第１導電型拡散層の
間に設けた第２導電型拡散層を、第１導電型拡散層と同
じまたは浅い深さとすることにより、第１導電型拡散層
からの空乏層が第２導電型拡散層の下部領域に拡がりや
すく、空乏化がより均一に行われ、高耐圧化に、より効
果がある。
は、請求項１記載の高耐圧ＭＯＳトランジスタにおい
て、第２導電型拡散層は第１導電型拡散層と同じまたは
浅い深さにしている。このように、第１導電型拡散層の
間に設けた第２導電型拡散層を、第１導電型拡散層と同
じまたは浅い深さとすることにより、第１導電型拡散層
からの空乏層が第２導電型拡散層の下部領域に拡がりや
すく、空乏化がより均一に行われ、高耐圧化に、より効
果がある。
【００１０】請求項３記載の高耐圧ＭＯＳトランジスタ
は、請求項１または２記載の高耐圧ＭＯＳトランジスタ
において、第２導電型拡散層は第２導電型ウエルより不
純物濃度を高くしている。このように、第１導電型拡散
層の間に設けた第２導電型拡散層の不純物濃度を第２導
電型ウエルより高くすることにより、トランジスタがオ
ンしたときのチャネル抵抗をより低減することができ、
トランジスタの動作速度をより向上することができる。
は、請求項１または２記載の高耐圧ＭＯＳトランジスタ
において、第２導電型拡散層は第２導電型ウエルより不
純物濃度を高くしている。このように、第１導電型拡散
層の間に設けた第２導電型拡散層の不純物濃度を第２導
電型ウエルより高くすることにより、トランジスタがオ
ンしたときのチャネル抵抗をより低減することができ、
トランジスタの動作速度をより向上することができる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照しながら説明する。図１はこの発明の実
施の形態における高耐圧ＭＯＳトランジスタの断面構造
図である。図１において、１はＰ型シリコン基板（第１
導電型半導体基板）、２はＮ型ウエル（第２導電型ウエ
ル）、３はＰ型拡散層（第１導電型拡散層）、４はＮ型
拡散層（第２導電型拡散層）、５はＬＯＣＯＳ酸化膜、
６はゲート電極、７はＮ型ドレイン領域、８はＮ型ソー
ス領域、９は層間絶縁膜、１０はドレイン電極、１１は
ソース電極、１２はＰＳＧ（燐・シリケート・ガラス）
膜、１３はポリイミド膜である。
いて図面を参照しながら説明する。図１はこの発明の実
施の形態における高耐圧ＭＯＳトランジスタの断面構造
図である。図１において、１はＰ型シリコン基板（第１
導電型半導体基板）、２はＮ型ウエル（第２導電型ウエ
ル）、３はＰ型拡散層（第１導電型拡散層）、４はＮ型
拡散層（第２導電型拡散層）、５はＬＯＣＯＳ酸化膜、
６はゲート電極、７はＮ型ドレイン領域、８はＮ型ソー
ス領域、９は層間絶縁膜、１０はドレイン電極、１１は
ソース電極、１２はＰＳＧ（燐・シリケート・ガラス）
膜、１３はポリイミド膜である。
【００１２】この高耐圧ＭＯＳトランジスタは、Ｎ型ウ
エル２の表面に形成されＬＯＣＯＳ酸化膜５で覆われた
Ｐ型拡散層３をチャネル長方向断面において複数に分割
し、その分割したＰ型拡散層３の間にＮ型ウエル２より
不純物濃度の高いＮ型拡散層４をＰ型拡散層３と同じ深
さかそれよりも浅く形成したことを特徴とし、その他の
構成は図３に示す従来例と同様である。
エル２の表面に形成されＬＯＣＯＳ酸化膜５で覆われた
Ｐ型拡散層３をチャネル長方向断面において複数に分割
し、その分割したＰ型拡散層３の間にＮ型ウエル２より
不純物濃度の高いＮ型拡散層４をＰ型拡散層３と同じ深
さかそれよりも浅く形成したことを特徴とし、その他の
構成は図３に示す従来例と同様である。
【００１３】この高耐圧ＭＯＳトランジスタの製造方法
について、図２の工程順断面図を参照しながら説明して
おく。図２（ａ）に示すように、Ｐ型シリコン基板１の
表面にＮ型ウエル２をイオン注入と熱処理により形成す
る。つぎに、図２（ｂ）に示すように、Ｎ型ウエル２内
の表面に、Ｐ型拡散層３とＮ型拡散層４をイオン注入と
熱処理により形成する。このＰ型拡散層３とＮ型拡散層
４は、例えば、Ｐ型拡散層用のマスクを用いてボロン注
入を行い、Ｐ型拡散層用のマスクを除去し、つぎにＮ型
拡散層用のマスクを用いてリン注入を行い、ドライブイ
ン処理することにより形成する。
について、図２の工程順断面図を参照しながら説明して
おく。図２（ａ）に示すように、Ｐ型シリコン基板１の
表面にＮ型ウエル２をイオン注入と熱処理により形成す
る。つぎに、図２（ｂ）に示すように、Ｎ型ウエル２内
の表面に、Ｐ型拡散層３とＮ型拡散層４をイオン注入と
熱処理により形成する。このＰ型拡散層３とＮ型拡散層
４は、例えば、Ｐ型拡散層用のマスクを用いてボロン注
入を行い、Ｐ型拡散層用のマスクを除去し、つぎにＮ型
拡散層用のマスクを用いてリン注入を行い、ドライブイ
ン処理することにより形成する。
【００１４】つぎに、図２（ｃ）に示すように、Ｐ型拡
散層３とＮ型拡散層４を覆うようにＬＯＣＯＳ酸化膜５
を形成する。つぎに、図２（ｄ）に示すように、ＬＯＣ
ＯＳ酸化膜５の端を含む領域に酸化膜を介してゲート電
極６を形成した後、Ｎ型ドレイン領域７およびＮ型ソー
ス領域８をイオン注入により形成する。つぎに、図２
（ｅ）に示すように、層間絶縁膜９を形成した後、コン
タクトホールを設けてドレイン電極１０およびソース電
極１１を形成する。最後に、図２（ｆ）に示すように、
保護膜としてＰＳＧ膜１２およびポリイミド膜１３を形
成する。
散層３とＮ型拡散層４を覆うようにＬＯＣＯＳ酸化膜５
を形成する。つぎに、図２（ｄ）に示すように、ＬＯＣ
ＯＳ酸化膜５の端を含む領域に酸化膜を介してゲート電
極６を形成した後、Ｎ型ドレイン領域７およびＮ型ソー
ス領域８をイオン注入により形成する。つぎに、図２
（ｅ）に示すように、層間絶縁膜９を形成した後、コン
タクトホールを設けてドレイン電極１０およびソース電
極１１を形成する。最後に、図２（ｆ）に示すように、
保護膜としてＰＳＧ膜１２およびポリイミド膜１３を形
成する。
【００１５】以上のようにこの実施の形態によれば、Ｎ
型ウエル２の表面に形成されるＰ型拡散層３をチャネル
長方向断面において複数に分割し、Ｐ型拡散層３の間に
Ｐ型拡散層３と同じまたは浅い深さのＮ型拡散層４を形
成している。この実施の形態では、Ｎ型ウエル２の濃度
は約１×１０16ｃｍ-3であり、Ｎ型拡散層４の表面濃度
は約２×１０16ｃｍ-3、Ｐ型拡散層３の表面濃度は約４
×１０16ｃｍ-3である。そして、Ｐ型拡散層３はソース
電極１１と同電位になるように接続されている。この構
成によれば、複数個のＰ型拡散層３から延びた空乏層は
互いに影響し、最終的には図３の従来例と同様になり、
耐圧としては低下することはなく、高耐圧特性を維持で
きる。また、トランジスタがオンしたとき、チャネル部
分は、Ｎ型ウエル２だけでなくＮ型拡散層４の一部分ま
で含まれることから、Ｐ型拡散層３のある部分とＮ型拡
散層４のある部分とではチャネル部分の断面積と不純物
濃度が異なり、全体として見た場合、従来例に比べてチ
ャネル抵抗が低減する。その結果、トランジスタの動作
速度を向上することができる。
型ウエル２の表面に形成されるＰ型拡散層３をチャネル
長方向断面において複数に分割し、Ｐ型拡散層３の間に
Ｐ型拡散層３と同じまたは浅い深さのＮ型拡散層４を形
成している。この実施の形態では、Ｎ型ウエル２の濃度
は約１×１０16ｃｍ-3であり、Ｎ型拡散層４の表面濃度
は約２×１０16ｃｍ-3、Ｐ型拡散層３の表面濃度は約４
×１０16ｃｍ-3である。そして、Ｐ型拡散層３はソース
電極１１と同電位になるように接続されている。この構
成によれば、複数個のＰ型拡散層３から延びた空乏層は
互いに影響し、最終的には図３の従来例と同様になり、
耐圧としては低下することはなく、高耐圧特性を維持で
きる。また、トランジスタがオンしたとき、チャネル部
分は、Ｎ型ウエル２だけでなくＮ型拡散層４の一部分ま
で含まれることから、Ｐ型拡散層３のある部分とＮ型拡
散層４のある部分とではチャネル部分の断面積と不純物
濃度が異なり、全体として見た場合、従来例に比べてチ
ャネル抵抗が低減する。その結果、トランジスタの動作
速度を向上することができる。
【００１６】なお、Ｎ型拡散層４を、Ｐ型拡散層３と同
じまたは浅い深さにした理由は、Ｐ型拡散層３からの空
乏層がＮ型拡散層４の下部領域に拡がりやすく、空乏化
がより均一に行われ、高耐圧化を実現するうえで好まし
いからであり、もしＮ型拡散層４がＰ型拡散層３より深
い領域にまで形成されていると、Ｐ型拡散層３から延び
た空乏層がＮ型拡散層４の下部で狭くなり、耐圧が下が
ることになる。
じまたは浅い深さにした理由は、Ｐ型拡散層３からの空
乏層がＮ型拡散層４の下部領域に拡がりやすく、空乏化
がより均一に行われ、高耐圧化を実現するうえで好まし
いからであり、もしＮ型拡散層４がＰ型拡散層３より深
い領域にまで形成されていると、Ｐ型拡散層３から延び
た空乏層がＮ型拡散層４の下部で狭くなり、耐圧が下が
ることになる。
【００１７】なお、この実施の形態では、Ｎ型ウエル２
内に形成したＮ型拡散層４を、Ｐ型拡散層３と接するよ
うに配置したが、Ｐ型拡散層３の間にＰ型拡散層３と離
して配置してもよい。また、各Ｐ型拡散層３および各Ｎ
型拡散層４はそれぞれ同じ形状にする必要はない。ま
た、高耐圧構造によく用いられる構造にも適用でき、島
状のＮ型ドレイン領域７を中心としてその周りにＬＯＣ
ＯＳ酸化膜５をリング状に配置し、そのリング状のＬＯ
ＣＯＳ酸化膜５の下部に、同じくリング状のＰ型拡散層
３とＮ型拡散層４とを交互に配置するようにしてもよ
い。
内に形成したＮ型拡散層４を、Ｐ型拡散層３と接するよ
うに配置したが、Ｐ型拡散層３の間にＰ型拡散層３と離
して配置してもよい。また、各Ｐ型拡散層３および各Ｎ
型拡散層４はそれぞれ同じ形状にする必要はない。ま
た、高耐圧構造によく用いられる構造にも適用でき、島
状のＮ型ドレイン領域７を中心としてその周りにＬＯＣ
ＯＳ酸化膜５をリング状に配置し、そのリング状のＬＯ
ＣＯＳ酸化膜５の下部に、同じくリング状のＰ型拡散層
３とＮ型拡散層４とを交互に配置するようにしてもよ
い。
【００１８】また、保護膜としてＰＳＧ膜１２とポリイ
ミド膜１３を使用したが、特に限定されたものではな
い。なお、この実施の形態では、Ｐ型半導体基板を用い
たが、Ｎ型半導体基板を用い、各領域の導電型を逆にし
てもよい。
ミド膜１３を使用したが、特に限定されたものではな
い。なお、この実施の形態では、Ｐ型半導体基板を用い
たが、Ｎ型半導体基板を用い、各領域の導電型を逆にし
てもよい。
【００１９】
【発明の効果】以上のようにこの発明によれば、第２導
電型ウエルの表面に形成されＬＯＣＯＳ酸化膜で覆われ
た第１導電型拡散層をチャネル長方向断面において複数
に分割し、この分割した第１導電型拡散層の間に第２導
電型拡散層を設けたことにより、高耐圧特性を維持しな
がら、トランジスタがオンしたときのチャネル抵抗を低
減することができ、トランジスタの動作速度を向上する
ことができる。
電型ウエルの表面に形成されＬＯＣＯＳ酸化膜で覆われ
た第１導電型拡散層をチャネル長方向断面において複数
に分割し、この分割した第１導電型拡散層の間に第２導
電型拡散層を設けたことにより、高耐圧特性を維持しな
がら、トランジスタがオンしたときのチャネル抵抗を低
減することができ、トランジスタの動作速度を向上する
ことができる。
【００２０】さらに、第１導電型拡散層の間に設けた第
２導電型拡散層を、第１導電型拡散層と同じまたは浅い
深さとすることにより、第１導電型拡散層からの空乏層
が第２導電型拡散層の下部領域に拡がりやすく、空乏化
がより均一に行われ、高耐圧化に、より効果がある。ま
た、第２導電型拡散層の不純物濃度を第２導電型ウエル
より高くすることにより、トランジスタがオンしたとき
のチャネル抵抗をより低減することができ、トランジス
タの動作速度をより向上することができる。
２導電型拡散層を、第１導電型拡散層と同じまたは浅い
深さとすることにより、第１導電型拡散層からの空乏層
が第２導電型拡散層の下部領域に拡がりやすく、空乏化
がより均一に行われ、高耐圧化に、より効果がある。ま
た、第２導電型拡散層の不純物濃度を第２導電型ウエル
より高くすることにより、トランジスタがオンしたとき
のチャネル抵抗をより低減することができ、トランジス
タの動作速度をより向上することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における高耐圧ＭＯＳト
ランジスタの断面構造図。
ランジスタの断面構造図。
【図２】この発明の実施の形態における製造工程を示す
断面図。
断面図。
【図３】従来の高耐圧ＭＯＳトランジスタの断面構造
図。
図。
１ Ｐ型シリコン基板（第１導電型半導体基板） ２ Ｎ型ウエル（第２導電型ウエル） ３ Ｐ型拡散層（第１導電型拡散層） ４ Ｎ型拡散層（第２導電型拡散層） ５ ＬＯＣＯＳ酸化膜 ６ ゲート電極 ７ Ｎ型ドレイン領域 ８ Ｎ型ソース領域 ９ 層間絶縁膜 １０ ドレイン電極 １１ ソース電極 １２ ＰＳＧ膜 １３ ポリイミド膜
Claims (3)
- 【請求項１】 第１導電型半導体基板の表面に第２導電
型ソース領域と第２導電型ウエルを設け、前記第２導電
型ウエルの表面に第１導電型拡散層と第２導電型ドレイ
ン領域を設け、前記第１導電型拡散層上をＬＯＣＯＳ酸
化膜で覆い、前記第２導電型ソース領域の端部上から前
記ＬＯＣＯＳ酸化膜上にかけてゲート酸化膜を介してゲ
ート電極を設けた高耐圧ＭＯＳトランジスタであって、 前記第１導電型拡散層をチャネル長方向断面において複
数に分割し、この分割した前記第１導電型拡散層の間に
第２導電型拡散層を設けたことを特徴とする高耐圧ＭＯ
Ｓトランジスタ。 - 【請求項２】 第２導電型拡散層は第１導電型拡散層と
同じまたは浅い深さにした請求項１記載の高耐圧ＭＯＳ
トランジスタ。 - 【請求項３】 第２導電型拡散層は第２導電型ウエルよ
り不純物濃度を高くした請求項１または２記載の高耐圧
ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23605096A JP3193984B2 (ja) | 1996-09-06 | 1996-09-06 | 高耐圧ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23605096A JP3193984B2 (ja) | 1996-09-06 | 1996-09-06 | 高耐圧ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084111A true JPH1084111A (ja) | 1998-03-31 |
| JP3193984B2 JP3193984B2 (ja) | 2001-07-30 |
Family
ID=16995013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23605096A Expired - Fee Related JP3193984B2 (ja) | 1996-09-06 | 1996-09-06 | 高耐圧ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193984B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6312996B1 (en) | 1998-10-19 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6534829B2 (en) | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008034738A (ja) * | 2006-07-31 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置 |
| CN102694008A (zh) * | 2011-03-22 | 2012-09-26 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
-
1996
- 1996-09-06 JP JP23605096A patent/JP3193984B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534829B2 (en) | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6312996B1 (en) | 1998-10-19 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008034738A (ja) * | 2006-07-31 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置 |
| CN102694008A (zh) * | 2011-03-22 | 2012-09-26 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3193984B2 (ja) | 2001-07-30 |
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