JPH1091302A - 設定データ通知回路 - Google Patents
設定データ通知回路Info
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- JPH1091302A JPH1091302A JP24180996A JP24180996A JPH1091302A JP H1091302 A JPH1091302 A JP H1091302A JP 24180996 A JP24180996 A JP 24180996A JP 24180996 A JP24180996 A JP 24180996A JP H1091302 A JPH1091302 A JP H1091302A
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- control unit
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- cpu
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Abstract
(57)【要約】
【課題】 信号線本数を減らすことのできる設定データ
通知回路を提供する。 【解決手段】 複数のビットから構成された設定データ
に従ってビット毎に所定の動作を行う制御部１３に対
し、ＣＰＵ１１から複数の設定データを通知する回路に
おいて、上記ＣＰＵ１１と上記制御部１３との間に、Ｃ
ＰＵ１１が設定データを書き込み、制御部１３が読み取
ることのできる複数のデータ格納領域を持つ所定ビット
幅のメモリ１４を設け、上記ＣＰＵ１１から上記制御部
１３に設定データ別の指示信号（設定データ読み込み指
示信号線１５ａ，１５ｂ）を出力し、この指示信号に基
づき上記制御部１３が上記メモリ１４の内容を設定デー
タ別に読み取る。
通知回路を提供する。 【解決手段】 複数のビットから構成された設定データ
に従ってビット毎に所定の動作を行う制御部１３に対
し、ＣＰＵ１１から複数の設定データを通知する回路に
おいて、上記ＣＰＵ１１と上記制御部１３との間に、Ｃ
ＰＵ１１が設定データを書き込み、制御部１３が読み取
ることのできる複数のデータ格納領域を持つ所定ビット
幅のメモリ１４を設け、上記ＣＰＵ１１から上記制御部
１３に設定データ別の指示信号（設定データ読み込み指
示信号線１５ａ，１５ｂ）を出力し、この指示信号に基
づき上記制御部１３が上記メモリ１４の内容を設定デー
タ別に読み取る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の通信ポート
を持つＬＡＮ接続機器等のように、複数のビットから構
成された設定データに従ってビット毎に所定の動作を行
う制御部に対し、ＣＰＵから複数の設定データを通知す
る設定データ通知回路に係り、特に、信号線本数を減ら
すことのできる設定データ通知回路に関するものであ
る。
を持つＬＡＮ接続機器等のように、複数のビットから構
成された設定データに従ってビット毎に所定の動作を行
う制御部に対し、ＣＰＵから複数の設定データを通知す
る設定データ通知回路に係り、特に、信号線本数を減ら
すことのできる設定データ通知回路に関するものであ
る。
【０００２】
【従来の技術】図８は複数の通信ポートを持つ装置を示
した図である。この装置は、それぞれのポートに端末８
１が接続され、この装置を介した端末間の通信を実現す
ることができる。このような複数の端末間を接続する装
置として、スイッチングハブがある。スイッチングハブ
は、フレームの宛先を読み取り、該当するポートのみに
フレームを転送するため、複数組の端末間の通信を実現
でき、ネットワークを容易に高速化することができる。
した図である。この装置は、それぞれのポートに端末８
１が接続され、この装置を介した端末間の通信を実現す
ることができる。このような複数の端末間を接続する装
置として、スイッチングハブがある。スイッチングハブ
は、フレームの宛先を読み取り、該当するポートのみに
フレームを転送するため、複数組の端末間の通信を実現
でき、ネットワークを容易に高速化することができる。
【０００３】スイッチングハブにおいてバーチャルＬＡ
Ｎと呼ばれる機能が最近注目を集めている。バーチャル
ＬＡＮは、ポートのグループ化を行う機能である。バー
チャルＬＡＮ実現のためには、各ポート毎に別々の送受
信処理を行う必要があり、このためには、ポート毎に処
理が設定できなければならない。
Ｎと呼ばれる機能が最近注目を集めている。バーチャル
ＬＡＮは、ポートのグループ化を行う機能である。バー
チャルＬＡＮ実現のためには、各ポート毎に別々の送受
信処理を行う必要があり、このためには、ポート毎に処
理が設定できなければならない。
【０００４】図９はポート毎の処理の設定を記憶するレ
ジスタを示した図である。このレジスタに記憶される設
定データは、１つのビットが１つのポートに対応し、そ
のビットの“１”，“０”により１つの処理を行うか否
かを表す。図８の装置のようにポート数が３２であれ
ば、設定データのビット数も３２であり、従ってレジス
タのビット幅もｂ０からｂ３１までの３２となる。
ジスタを示した図である。このレジスタに記憶される設
定データは、１つのビットが１つのポートに対応し、そ
のビットの“１”，“０”により１つの処理を行うか否
かを表す。図８の装置のようにポート数が３２であれ
ば、設定データのビット数も３２であり、従ってレジス
タのビット幅もｂ０からｂ３１までの３２となる。
【０００５】ポート毎に設定される処理の例としては、
あるポートの送受信フレームは必ず特定のヘッダ情報を
付けるとか、あるポートからの受信フレームはアドレス
の自動学習を行わないとかが挙げられる。この設定デー
タのレジスタへの書き込みは、ネットワーク管理ステー
ションからの指令等に従い装置内のＣＰＵが行う。この
レジスタの設定データは通信制御部に通知されなければ
ならない。
あるポートの送受信フレームは必ず特定のヘッダ情報を
付けるとか、あるポートからの受信フレームはアドレス
の自動学習を行わないとかが挙げられる。この設定デー
タのレジスタへの書き込みは、ネットワーク管理ステー
ションからの指令等に従い装置内のＣＰＵが行う。この
レジスタの設定データは通信制御部に通知されなければ
ならない。
【０００６】図１０は、従来の設定データ通知回路を示
した図である。ＣＰＵ１１にＣＰＵ制御部１２が接続さ
れ、ＣＰＵ制御部１２から通信制御部１３へは２系統の
通知信号線９１ａ，９１ｂが設けられている。通知信号
線９１ａ，９１ｂは、それぞれ３２本設けられている。
図９で説明したビット幅が３２のレジスタはＣＰＵ制御
部１２内に設けられている。このレジスタは、ＣＰＵ１
１から読み取り／書き込みができ、その内容が通知信号
線９１ａ，９１ｂを介して通信制御部１３に通知され
る。１つの処理Ａを行うか否かを表す設定データが通知
信号線９１ａに出力され、他の１つの処理Ｂを行うか否
かを表す設定データが通知信号線９１ｂに出力される。
通信制御部１３は、これらの通知信号線９１ａ，９１ｂ
からの設定データに従い各ポートにおける送受信処理を
行う。
した図である。ＣＰＵ１１にＣＰＵ制御部１２が接続さ
れ、ＣＰＵ制御部１２から通信制御部１３へは２系統の
通知信号線９１ａ，９１ｂが設けられている。通知信号
線９１ａ，９１ｂは、それぞれ３２本設けられている。
図９で説明したビット幅が３２のレジスタはＣＰＵ制御
部１２内に設けられている。このレジスタは、ＣＰＵ１
１から読み取り／書き込みができ、その内容が通知信号
線９１ａ，９１ｂを介して通信制御部１３に通知され
る。１つの処理Ａを行うか否かを表す設定データが通知
信号線９１ａに出力され、他の１つの処理Ｂを行うか否
かを表す設定データが通知信号線９１ｂに出力される。
通信制御部１３は、これらの通知信号線９１ａ，９１ｂ
からの設定データに従い各ポートにおける送受信処理を
行う。
【０００７】
【発明が解決しようとする課題】図１０の例では、ＣＰ
Ｕ制御部１２から通信制御部１３への通知信号線９１
ａ，９１ｂとして３２×２＝６４本の信号線が必要とな
る。処理Ａ，Ｂ，…の個数が多くなればレジスタの個数
も多くなり、レジスタ個数がＫ個になった場合、３２×
Ｋ本の信号線が必要となる。
Ｕ制御部１２から通信制御部１３への通知信号線９１
ａ，９１ｂとして３２×２＝６４本の信号線が必要とな
る。処理Ａ，Ｂ，…の個数が多くなればレジスタの個数
も多くなり、レジスタ個数がＫ個になった場合、３２×
Ｋ本の信号線が必要となる。
【０００８】ところで、ＣＰＵ制御部１２と通信制御部
１３とは、ゲートアレイ等の専用ＬＳＩで実現される。
ＣＰＵ制御部１２と通信制御部１３とが同一のＬＳＩで
実現できれば、そのＬＳＩ内でＣＰＵ制御部１２と通信
制御部１３との間の信号線が多くても問題にはならな
い。しかし、スイッチングハブ全体のハードウェア構成
による制約やＬＳＩの最大ピン数の制限等の理由で、Ｃ
ＰＵ制御部１２と通信制御部１３とが各々別のＬＳＩで
実現される場合、次の問題が発生する。
１３とは、ゲートアレイ等の専用ＬＳＩで実現される。
ＣＰＵ制御部１２と通信制御部１３とが同一のＬＳＩで
実現できれば、そのＬＳＩ内でＣＰＵ制御部１２と通信
制御部１３との間の信号線が多くても問題にはならな
い。しかし、スイッチングハブ全体のハードウェア構成
による制約やＬＳＩの最大ピン数の制限等の理由で、Ｃ
ＰＵ制御部１２と通信制御部１３とが各々別のＬＳＩで
実現される場合、次の問題が発生する。
【０００９】まず、それぞれのＬＳＩにおいて、３２×
Ｋ本の接続用ピンが必要になるため、より多ピンのＬＳ
Ｉを使用したり、ＬＳＩをさらに分割したりする必要が
でてきて、ＬＳＩのコストが高くなるという問題があ
る。ＬＳＩを実装する基板もより大きいものが必要にな
り、それによるコストアップも発生する。
Ｋ本の接続用ピンが必要になるため、より多ピンのＬＳ
Ｉを使用したり、ＬＳＩをさらに分割したりする必要が
でてきて、ＬＳＩのコストが高くなるという問題があ
る。ＬＳＩを実装する基板もより大きいものが必要にな
り、それによるコストアップも発生する。
【００１０】上記の問題に加えて、ＣＰＵ制御部用ＬＳ
Ｉと通信制御部用ＬＳＩとを実装する基板が別々になっ
た場合、基板間の接続用の信号線が増え、全体のハード
ウェアの量も増加し、コストが高くなる。
Ｉと通信制御部用ＬＳＩとを実装する基板が別々になっ
た場合、基板間の接続用の信号線が増え、全体のハード
ウェアの量も増加し、コストが高くなる。
【００１１】そこで、本発明の目的は、上記課題を解決
し、信号線本数を減らすことのできる設定データ通知回
路を提供することにある。
し、信号線本数を減らすことのできる設定データ通知回
路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のビットから構成された設定データに
従ってビット毎に所定の動作を行う制御部に対し、ＣＰ
Ｕから複数の設定データを通知する回路において、上記
ＣＰＵと上記制御部との間に、ＣＰＵが設定データを書
き込み、制御部が読み取ることのできる複数のデータ格
納領域を持つ所定ビット幅のメモリを設け、上記ＣＰＵ
から上記制御部に設定データ別の指示信号を出力し、こ
の指示信号に基づき上記制御部が上記メモリの内容を設
定データ別に読み取るものである。
に本発明は、複数のビットから構成された設定データに
従ってビット毎に所定の動作を行う制御部に対し、ＣＰ
Ｕから複数の設定データを通知する回路において、上記
ＣＰＵと上記制御部との間に、ＣＰＵが設定データを書
き込み、制御部が読み取ることのできる複数のデータ格
納領域を持つ所定ビット幅のメモリを設け、上記ＣＰＵ
から上記制御部に設定データ別の指示信号を出力し、こ
の指示信号に基づき上記制御部が上記メモリの内容を設
定データ別に読み取るものである。
【００１３】１つの設定データのビット数Ｍに対し上記
メモリのビット幅をＭ／Ｎとし、上記ＣＰＵが１つの設
定データをＮ個に分けて書き込み、上記制御部がＮ回に
分けて１つの設定データを読み取ってもよい。
メモリのビット幅をＭ／Ｎとし、上記ＣＰＵが１つの設
定データをＮ個に分けて書き込み、上記制御部がＮ回に
分けて１つの設定データを読み取ってもよい。
【００１４】上記指示信号は二値のレベル信号であり、
一方のレベルから他方のレベルに変化するときその設定
データを指示し、かつレベルに対応してその設定データ
の実行の可否を示すものとし、上記制御部は上記指示信
号がレベル変化するとき設定データを読み取ると共に実
行可のレベルであるときのみ当該動作を行ってもよい。
一方のレベルから他方のレベルに変化するときその設定
データを指示し、かつレベルに対応してその設定データ
の実行の可否を示すものとし、上記制御部は上記指示信
号がレベル変化するとき設定データを読み取ると共に実
行可のレベルであるときのみ当該動作を行ってもよい。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面に基づいて詳述する。
図面に基づいて詳述する。
【００１６】図１に示されるように、本発明の設定デー
タ通知回路は、ＣＰＵ１１にＣＰＵ制御部１２が接続さ
れ、ＣＰＵ制御部１２と通信制御部１３との間に、通知
用メモリ１４が設けられている。ＣＰＵ制御部１２と通
知用メモリ１４との間は３２ビットの双方向信号線１６
で接続され、ＣＰＵ１１がＣＰＵ制御部１２を介して通
知用メモリ１４を読み取り／書き込み可能となってい
る。また、通知用メモリ１４と通信制御部１３との間は
３２ビットの片方向信号線１７で接続され、通信制御部
１３が通知用メモリ１４を読み取り可能となっている。
ＣＰＵ制御部１２と通信制御部１３との間は設定データ
読み込み指示信号線１５ａ，１５ｂで接続されている。
図１０の場合と同様に、ＣＰＵ制御部１２内には処理
Ａ，Ｂの設定データを格納するためにビット幅が３２の
レジスタが２個設けられている。設定データ読み込み指
示信号線１５ａ，１５ｂは、レジスタ毎に１つずつ設け
られている。
タ通知回路は、ＣＰＵ１１にＣＰＵ制御部１２が接続さ
れ、ＣＰＵ制御部１２と通信制御部１３との間に、通知
用メモリ１４が設けられている。ＣＰＵ制御部１２と通
知用メモリ１４との間は３２ビットの双方向信号線１６
で接続され、ＣＰＵ１１がＣＰＵ制御部１２を介して通
知用メモリ１４を読み取り／書き込み可能となってい
る。また、通知用メモリ１４と通信制御部１３との間は
３２ビットの片方向信号線１７で接続され、通信制御部
１３が通知用メモリ１４を読み取り可能となっている。
ＣＰＵ制御部１２と通信制御部１３との間は設定データ
読み込み指示信号線１５ａ，１５ｂで接続されている。
図１０の場合と同様に、ＣＰＵ制御部１２内には処理
Ａ，Ｂの設定データを格納するためにビット幅が３２の
レジスタが２個設けられている。設定データ読み込み指
示信号線１５ａ，１５ｂは、レジスタ毎に１つずつ設け
られている。
【００１７】図２に示されるように、通信制御部１３
は、設定データ読み込み指示信号線１５ａ，１５ｂを入
力とし、通知用メモリ１４に対してメモリアドレス信号
及びメモリ読み取り信号等のメモリ制御信号を出力する
指示信号入力部２１と、３２ビットの片方向信号線１７
に接続される設定データラッチ部２２ａ，２２ｂと、こ
れら設定データラッチ部２２ａ，２２ｂの設定データに
従って所定の動作を行う制御部本体２３とからなる。
は、設定データ読み込み指示信号線１５ａ，１５ｂを入
力とし、通知用メモリ１４に対してメモリアドレス信号
及びメモリ読み取り信号等のメモリ制御信号を出力する
指示信号入力部２１と、３２ビットの片方向信号線１７
に接続される設定データラッチ部２２ａ，２２ｂと、こ
れら設定データラッチ部２２ａ，２２ｂの設定データに
従って所定の動作を行う制御部本体２３とからなる。
【００１８】図３は通知用メモリ１４内の各設定データ
の格納領域を示す。図示されるように、通知用メモリ１
４は個々の設定データの格納用に予め決められた領域が
割り当てられている。この実施形態では、処理Ａの設定
データである“２２ａ設定データ”と、処理Ｂの設定デ
ータである“２２ｂ設定データ”とがそれぞれの領域３
１，３２に格納できるようになっている。
の格納領域を示す。図示されるように、通知用メモリ１
４は個々の設定データの格納用に予め決められた領域が
割り当てられている。この実施形態では、処理Ａの設定
データである“２２ａ設定データ”と、処理Ｂの設定デ
ータである“２２ｂ設定データ”とがそれぞれの領域３
１，３２に格納できるようになっている。
【００１９】次に、本発明の設定データ通知回路の動作
を説明する。
を説明する。
【００２０】図４は設定データ読み込みの際のタイミン
グを示す。ＣＰＵ１１は、通知用メモリ１４内の所定の
領域に“２２ａ設定データ”を格納し、設定データ読み
込み指示信号線１５ａの指示信号をＯＦＦからＯＮへ切
り替える。なお、指示信号は上下２つのレベルをとるこ
とができ、図３では上のレベルがＯＮ、下のレベルがＯ
ＦＦとする。指示信号入力部２１は、この指示信号がＯ
ＦＦからＯＮへ切り替わる立上がり４１を検知し、その
タイミングで通知用メモリ１４内の“２２ａ設定デー
タ”が格納されている領域を、そのアドレス４２を示す
メモリアドレス信号及びアクティブ状態のメモリ読み取
り（Ｒｅａｄ）信号４３によりアクセスし、読み出した
データ（メモリデータ）をラッチタイミング４４にて設
定データラッチ部２２ａにラッチする。その後、制御部
本体２３は、設定データラッチ部２２ａにラッチされた
設定データに従って所定の動作を行う。
グを示す。ＣＰＵ１１は、通知用メモリ１４内の所定の
領域に“２２ａ設定データ”を格納し、設定データ読み
込み指示信号線１５ａの指示信号をＯＦＦからＯＮへ切
り替える。なお、指示信号は上下２つのレベルをとるこ
とができ、図３では上のレベルがＯＮ、下のレベルがＯ
ＦＦとする。指示信号入力部２１は、この指示信号がＯ
ＦＦからＯＮへ切り替わる立上がり４１を検知し、その
タイミングで通知用メモリ１４内の“２２ａ設定デー
タ”が格納されている領域を、そのアドレス４２を示す
メモリアドレス信号及びアクティブ状態のメモリ読み取
り（Ｒｅａｄ）信号４３によりアクセスし、読み出した
データ（メモリデータ）をラッチタイミング４４にて設
定データラッチ部２２ａにラッチする。その後、制御部
本体２３は、設定データラッチ部２２ａにラッチされた
設定データに従って所定の動作を行う。
【００２１】図１において、ＣＰＵ制御部１２と通信制
御部１３との間の信号線本数は、通知用メモリ１４用も
含め、３２（メモリデータバス；双方向信号線及び片方
向信号線）＋２〜４（メモリアドレス信号及びメモリ読
み取り信号等のメモリ制御信号；メモリの制御方式によ
り異なる）＋２（設定データ読み込み指示信号）＝３６
〜３８となる。図１０の従来技術では処理Ａ，Ｂのため
に３２×２＝６４本必要であったから信号線の本数はか
なり減ったことになる。ここで、メモリのビット幅を３
２ビット、レジスタ個数（処理Ａ，Ｂ，…の個数）をＫ
個とすると、本発明に必要な信号線本数は、３２＋Ｋ
（指示信号）＋１〜３（メモリ制御信号）＋ｌｏｇ2 Ｋ
（メモリアドレス信号）本となる。Ｋ≧２ならば従来技
術の３２×Ｋ本より少なくなる。Ｋが大きいほどその効
果が大きくなる。
御部１３との間の信号線本数は、通知用メモリ１４用も
含め、３２（メモリデータバス；双方向信号線及び片方
向信号線）＋２〜４（メモリアドレス信号及びメモリ読
み取り信号等のメモリ制御信号；メモリの制御方式によ
り異なる）＋２（設定データ読み込み指示信号）＝３６
〜３８となる。図１０の従来技術では処理Ａ，Ｂのため
に３２×２＝６４本必要であったから信号線の本数はか
なり減ったことになる。ここで、メモリのビット幅を３
２ビット、レジスタ個数（処理Ａ，Ｂ，…の個数）をＫ
個とすると、本発明に必要な信号線本数は、３２＋Ｋ
（指示信号）＋１〜３（メモリ制御信号）＋ｌｏｇ2 Ｋ
（メモリアドレス信号）本となる。Ｋ≧２ならば従来技
術の３２×Ｋ本より少なくなる。Ｋが大きいほどその効
果が大きくなる。
【００２２】次に、他の実施形態を説明する。これまで
の実施形態は、設定データのビット数とメモリのビット
幅とが同じ３２ビットであったが、メモリのビット幅を
設定データのビット数より小さくして、メモリへの書き
込み／読み取りを複数に分けることもできる。この場
合、メモリへの書き込み／読み取りの時間は増えるが、
メモリデータバスのビット幅は減るので、信号線の本数
はさらに減らすことができる。
の実施形態は、設定データのビット数とメモリのビット
幅とが同じ３２ビットであったが、メモリのビット幅を
設定データのビット数より小さくして、メモリへの書き
込み／読み取りを複数に分けることもできる。この場
合、メモリへの書き込み／読み取りの時間は増えるが、
メモリデータバスのビット幅は減るので、信号線の本数
はさらに減らすことができる。
【００２３】図５は、通知用メモリ１４のビット幅を８
としたときの各設定データの格納領域を示す。図示され
るように、通知用メモリ１４は３２ビットの設定データ
の格納用に予め決められた８ビット×４の領域が割り当
てられている。即ち、“２２ａ設定データ”の領域５
１、“２２ｂ設定データ”の領域５２内のそれぞれ
（１）〜（４）の連続したアドレスに設定データが格納
できるようになっている。
としたときの各設定データの格納領域を示す。図示され
るように、通知用メモリ１４は３２ビットの設定データ
の格納用に予め決められた８ビット×４の領域が割り当
てられている。即ち、“２２ａ設定データ”の領域５
１、“２２ｂ設定データ”の領域５２内のそれぞれ
（１）〜（４）の連続したアドレスに設定データが格納
できるようになっている。
【００２４】図６は設定データ読み込みの際のタイミン
グを示す。ＣＰＵ１１は、通知用メモリ１４内の所定の
領域に“２２ａ設定データ”を格納し、設定データ読み
込み指示信号線１５ａの指示信号をＯＦＦからＯＮへ切
り替える。通信制御部１３の指示信号入力部２１は、こ
の指示信号がＯＦＦからＯＮへ切り替わる立上がり６１
を検知し、そのタイミングで通知用メモリ１４内の“２
２ａ設定データ”が格納されている領域を、そのアドレ
ス６２の下位アドレスを順に＋１ずつ増加させたメモリ
アドレス信号及びその期間中アクティブ状態のメモリ読
み取り（Ｒｅａｄ）信号６３により４回連続してアクセ
スし、読み出した合計３２ビットのデータを４つのラッ
チタイミング６４にて設定データラッチ部２２ａに順次
ラッチする。
グを示す。ＣＰＵ１１は、通知用メモリ１４内の所定の
領域に“２２ａ設定データ”を格納し、設定データ読み
込み指示信号線１５ａの指示信号をＯＦＦからＯＮへ切
り替える。通信制御部１３の指示信号入力部２１は、こ
の指示信号がＯＦＦからＯＮへ切り替わる立上がり６１
を検知し、そのタイミングで通知用メモリ１４内の“２
２ａ設定データ”が格納されている領域を、そのアドレ
ス６２の下位アドレスを順に＋１ずつ増加させたメモリ
アドレス信号及びその期間中アクティブ状態のメモリ読
み取り（Ｒｅａｄ）信号６３により４回連続してアクセ
スし、読み出した合計３２ビットのデータを４つのラッ
チタイミング６４にて設定データラッチ部２２ａに順次
ラッチする。
【００２５】この場合の信号線本数は、８（メモリデー
タバス）＋４〜６（メモリアドレス信号、メモリ制御信
号）＋２（指示信号）＝１４〜１６本となる。このよう
に１つの設定データのビット数Ｍに対し通知用メモリ１
４のビット幅をＭ／Ｎとし、ＣＰＵ１１が１つの設定デ
ータをＮ個に分けて書き込み、通信制御部１３がＮ回に
分けて１つの設定データを読み取るようにすれば、信号
線の本数はさらに減らすことができる。
タバス）＋４〜６（メモリアドレス信号、メモリ制御信
号）＋２（指示信号）＝１４〜１６本となる。このよう
に１つの設定データのビット数Ｍに対し通知用メモリ１
４のビット幅をＭ／Ｎとし、ＣＰＵ１１が１つの設定デ
ータをＮ個に分けて書き込み、通信制御部１３がＮ回に
分けて１つの設定データを読み取るようにすれば、信号
線の本数はさらに減らすことができる。
【００２６】次に、他の実施形態を説明する。これまで
の実施形態は、設定データ読み込み指示信号が設定デー
タの読み取りにのみ使用されたが、これを処理全体を行
うか否かを示すイネーブル信号にも兼用する。図９に示
したような各ポート毎に処理Ａを行うか否かを示す設定
データのほかに、全体として処理Ａを行うか否かを示す
情報が必要な場合がある。この場合にイネーブル信号を
用いる。
の実施形態は、設定データ読み込み指示信号が設定デー
タの読み取りにのみ使用されたが、これを処理全体を行
うか否かを示すイネーブル信号にも兼用する。図９に示
したような各ポート毎に処理Ａを行うか否かを示す設定
データのほかに、全体として処理Ａを行うか否かを示す
情報が必要な場合がある。この場合にイネーブル信号を
用いる。
【００２７】図７に示されるように、設定データ通知回
路は、図２の構成に加え、設定データ読み込み指示信号
線１５ａ，１５ｂが制御部本体２３にも接続されてい
る。制御部本体２３は、これらの設定データ読み込み指
示信号線１５ａ，１５ｂの指示信号がＯＮのときのみ対
応する処理を行う。図４を例にとって説明すると、設定
データ読み込み指示信号１５ａの指示信号がＯＦＦのと
きは処理Ａは実行されず、指示信号がＯＮになり、各ポ
ート毎の設定データが読み込まれた後、対応する処理Ａ
が実行可能となる。
路は、図２の構成に加え、設定データ読み込み指示信号
線１５ａ，１５ｂが制御部本体２３にも接続されてい
る。制御部本体２３は、これらの設定データ読み込み指
示信号線１５ａ，１５ｂの指示信号がＯＮのときのみ対
応する処理を行う。図４を例にとって説明すると、設定
データ読み込み指示信号１５ａの指示信号がＯＦＦのと
きは処理Ａは実行されず、指示信号がＯＮになり、各ポ
ート毎の設定データが読み込まれた後、対応する処理Ａ
が実行可能となる。
【００２８】
【発明の効果】本発明は次の如き優れた効果を発揮す
る。
る。
【００２９】（１）ＣＰＵ制御部用ＬＳＩ及び通信制御
部用ＬＳＩのピン数を減らすことができる。これによ
り、多ピンのＬＳＩを使用したり、ＬＳＩをさらに分割
したりする必要がなくなり、ＬＳＩのコストが安くな
る。また、ＬＳＩを実装する基板も小さくできる。
部用ＬＳＩのピン数を減らすことができる。これによ
り、多ピンのＬＳＩを使用したり、ＬＳＩをさらに分割
したりする必要がなくなり、ＬＳＩのコストが安くな
る。また、ＬＳＩを実装する基板も小さくできる。
【００３０】（２）ＣＰＵ制御部用ＬＳＩを実装する基
板と通信制御部用ＬＳＩを実装する基板とが別々になっ
た場合、基板間接続用の信号線本数が減るため、全体の
ハードウェアの量が減少し、コストが安くなる。
板と通信制御部用ＬＳＩを実装する基板とが別々になっ
た場合、基板間接続用の信号線本数が減るため、全体の
ハードウェアの量が減少し、コストが安くなる。
【図１】本発明の一実施形態を示す設定データ通知回路
の構成図である。
の構成図である。
【図２】図１の通信制御部の内部回路の構成図である。
【図３】メモリ内の各設定データの格納領域を示すメモ
リ領域図である。
リ領域図である。
【図４】本発明の設定データ読み込みの際のタイミング
図である。
図である。
【図５】本発明の他の実施形態におけるメモリ内の各設
定データの格納領域を示すメモリ領域図である。
定データの格納領域を示すメモリ領域図である。
【図６】本発明の他の実施形態における設定データ読み
込みの際のタイミング図である。
込みの際のタイミング図である。
【図７】本発明の他の実施形態における通信制御部の内
部回路の構成図である。
部回路の構成図である。
【図８】複数の通信ポートを持つ装置の構成図である。
【図９】ポート毎の処理の設定を記憶するレジスタの構
成図である。
成図である。
【図１０】従来の設定データ通知回路の構成図である。
１１ ＣＰＵ １２ ＣＰＵ制御部 １３ 通信制御部（制御部） １４ 通知用メモリ（メモリ） １５ａ，１５ｂ 設定データ読み込み指示信号線
Claims (3)
- 【請求項１】 複数のビットから構成された設定データ
に従ってビット毎に所定の動作を行う制御部に対し、Ｃ
ＰＵから複数の設定データを通知する回路において、上
記ＣＰＵと上記制御部との間に、ＣＰＵが設定データを
書き込み、制御部が読み取ることのできる複数のデータ
格納領域を持つ所定ビット幅のメモリを設け、上記ＣＰ
Ｕから上記制御部に設定データ別の指示信号を出力し、
この指示信号に基づき上記制御部が上記メモリの内容を
設定データ別に読み取ることを特徴とする設定データ通
知回路。 - 【請求項２】 １つの設定データのビット数Ｍに対し上
記メモリのビット幅をＭ／Ｎとし、上記ＣＰＵが１つの
設定データをＮ個に分けて書き込み、上記制御部がＮ回
に分けて１つの設定データを読み取ることを特徴とする
請求項１記載の設定データ通知回路。 - 【請求項３】 上記指示信号は二値のレベル信号であ
り、一方のレベルから他方のレベルに変化するときその
設定データを指示し、かつレベルに対応してその設定デ
ータの実行の可否を示すものとし、上記制御部は上記指
示信号がレベル変化するとき設定データを読み取ると共
に実行可のレベルであるときのみ当該動作を行うことを
特徴とする請求項１又は２記載の設定データ通知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24180996A JPH1091302A (ja) | 1996-09-12 | 1996-09-12 | 設定データ通知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24180996A JPH1091302A (ja) | 1996-09-12 | 1996-09-12 | 設定データ通知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091302A true JPH1091302A (ja) | 1998-04-10 |
Family
ID=17079832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24180996A Pending JPH1091302A (ja) | 1996-09-12 | 1996-09-12 | 設定データ通知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091302A (ja) |
-
1996
- 1996-09-12 JP JP24180996A patent/JPH1091302A/ja active Pending
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