JPH07191831A - 演算装置 - Google Patents
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- JPH07191831A JPH07191831A JP5330872A JP33087293A JPH07191831A JP H07191831 A JPH07191831 A JP H07191831A JP 5330872 A JP5330872 A JP 5330872A JP 33087293 A JP33087293 A JP 33087293A JP H07191831 A JPH07191831 A JP H07191831A
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Abstract
(57)【要約】
【目的】演算処理と並行してゼロ検出を行うことによ
り、ゼロ検出時間を短縮化できる演算装置を提供する。 【構成】演算装置は演算器と、ゼロ検出器４とを備え
る。ＥＯＲ回路11a1〜11a8は２進数Ａ，Ｂの同一桁のビ
ットを入力して論理演算を行う。ＮＯＴ回路13a2〜13a8
はＥＯＲ回路11a2〜11a8の出力をそれぞれ入力し反転信
号を出力する。ＮＯＲ回路12a1〜12a7は、２進数Ａ，Ｂ
の同一桁のビットを入力して論理演算を行う。セレクタ
14a2〜14a8はＮＯＲ回路12a1〜12a7の出力が論理壱であ
るときにはＮＯＴ回路13a2〜13a8の出力を選択し、論理
零であるときにはＥＯＲ回路11a2〜11a8の出力を選択す
る。オールゼロ検出回路16は、演算結果S1とＮＯＴ回路
15a2〜15a8の出力が論理零であるかどうかを判定するこ
とによって演算器の演算結果がゼロであることを検出す
る。
り、ゼロ検出時間を短縮化できる演算装置を提供する。 【構成】演算装置は演算器と、ゼロ検出器４とを備え
る。ＥＯＲ回路11a1〜11a8は２進数Ａ，Ｂの同一桁のビ
ットを入力して論理演算を行う。ＮＯＴ回路13a2〜13a8
はＥＯＲ回路11a2〜11a8の出力をそれぞれ入力し反転信
号を出力する。ＮＯＲ回路12a1〜12a7は、２進数Ａ，Ｂ
の同一桁のビットを入力して論理演算を行う。セレクタ
14a2〜14a8はＮＯＲ回路12a1〜12a7の出力が論理壱であ
るときにはＮＯＴ回路13a2〜13a8の出力を選択し、論理
零であるときにはＥＯＲ回路11a2〜11a8の出力を選択す
る。オールゼロ検出回路16は、演算結果S1とＮＯＴ回路
15a2〜15a8の出力が論理零であるかどうかを判定するこ
とによって演算器の演算結果がゼロであることを検出す
る。
Description
【０００１】
【産業上の利用分野】本発明は演算装置において、演算
結果がゼロかどうかを検出するためのゼロ検出回路に関
する。
結果がゼロかどうかを検出するためのゼロ検出回路に関
する。
【０００２】近年、半導体装置の動作は高速化されてき
ており、それに伴い、半導体装置で構成される演算装置
の演算結果が、ゼロかどうかの検出動作も高速化される
必要がある。
ており、それに伴い、半導体装置で構成される演算装置
の演算結果が、ゼロかどうかの検出動作も高速化される
必要がある。
【０００３】
【従来の技術】図６には従来のＣＰＵにおける演算装置
３１が示されている。演算装置３１は演算器３２、ゼロ
検出器３３及びゼロフラグレジスタ３４を備えている。
演算器３２はビットＡ１〜Ａ８（Ａ８が最上位ビット）
からなる２進数Ａを入力するとともに、ビットＢ１〜Ｂ
８（Ｂ８が最上位ビット）からなる２進数Ｂを入力す
る。演算器３２は２進数Ａ，Ｂの各ビットの加算または
論理演算を行い、ビットＣ１〜Ｃ８（Ｃ８が最上位ビッ
ト）からなる演算結果Ｃを出力する。ゼロ検出器３３は
ビットＣ１〜Ｃ８を入力し、この演算結果Ｃがゼロであ
るかどうかを検出する。図７に示すように、ゼロ検出器
３３は４個の２入力ＮＯＲ回路３５ａ１〜３５ａ４と、
ＡＮＤ回路３６とからなる。ＮＯＲ回路３５ａ１の出力
は、ビットＣ１，Ｃ２が共に「０」のときにのみ、
「１」となる。ＮＯＲ回路３５ａ２の出力は、ビットＣ
３，Ｃ４が共に「０」のときにのみ、「１」となる。Ｎ
ＯＲ回路３５ａ３の出力は、ビットＣ５，Ｃ６が共に
「０」のときにのみ、「１」となる。ＮＯＲ回路３５ａ
４の出力は、ビットＣ７，Ｃ８が共に「０」のときにの
み、「１」となる。ＡＮＤ回路３６の出力は、すべての
ＮＯＲ回路３５ａ１〜３５ａ４の出力が「１」のときに
のみ、「１」となり、この出力がゼロフラグレジスタ３
４に格納される。
３１が示されている。演算装置３１は演算器３２、ゼロ
検出器３３及びゼロフラグレジスタ３４を備えている。
演算器３２はビットＡ１〜Ａ８（Ａ８が最上位ビット）
からなる２進数Ａを入力するとともに、ビットＢ１〜Ｂ
８（Ｂ８が最上位ビット）からなる２進数Ｂを入力す
る。演算器３２は２進数Ａ，Ｂの各ビットの加算または
論理演算を行い、ビットＣ１〜Ｃ８（Ｃ８が最上位ビッ
ト）からなる演算結果Ｃを出力する。ゼロ検出器３３は
ビットＣ１〜Ｃ８を入力し、この演算結果Ｃがゼロであ
るかどうかを検出する。図７に示すように、ゼロ検出器
３３は４個の２入力ＮＯＲ回路３５ａ１〜３５ａ４と、
ＡＮＤ回路３６とからなる。ＮＯＲ回路３５ａ１の出力
は、ビットＣ１，Ｃ２が共に「０」のときにのみ、
「１」となる。ＮＯＲ回路３５ａ２の出力は、ビットＣ
３，Ｃ４が共に「０」のときにのみ、「１」となる。Ｎ
ＯＲ回路３５ａ３の出力は、ビットＣ５，Ｃ６が共に
「０」のときにのみ、「１」となる。ＮＯＲ回路３５ａ
４の出力は、ビットＣ７，Ｃ８が共に「０」のときにの
み、「１」となる。ＡＮＤ回路３６の出力は、すべての
ＮＯＲ回路３５ａ１〜３５ａ４の出力が「１」のときに
のみ、「１」となり、この出力がゼロフラグレジスタ３
４に格納される。
【０００４】
【発明が解決しようとする課題】ところが、従来の演算
装置では、演算器３２が演算処理を終了した後、ゼロ検
出器３３がその演算結果に基づいてゼロ検出を行ってい
るため、ゼロ検出時間が長くなる。さらに、近年の演算
器のデータ処理能力は１６ビット，３２ビットのように
多ビット化されている。そのため、演算器３２の演算時
間が増加してきており、ゼロ検出時間が増大してきてい
る。ＣＰＵがゼロフラグレジスタ３４の内容を参照する
場合に、ゼロフラグレジスタ３４の内容が確定していな
いと、ＣＰＵは誤動作することとなる。従って、ＣＰＵ
の動作速度はゼロ検出の時間によって定められ、ＣＰＵ
の動作速度の高速化を図る上で障害となっていた。
装置では、演算器３２が演算処理を終了した後、ゼロ検
出器３３がその演算結果に基づいてゼロ検出を行ってい
るため、ゼロ検出時間が長くなる。さらに、近年の演算
器のデータ処理能力は１６ビット，３２ビットのように
多ビット化されている。そのため、演算器３２の演算時
間が増加してきており、ゼロ検出時間が増大してきてい
る。ＣＰＵがゼロフラグレジスタ３４の内容を参照する
場合に、ゼロフラグレジスタ３４の内容が確定していな
いと、ＣＰＵは誤動作することとなる。従って、ＣＰＵ
の動作速度はゼロ検出の時間によって定められ、ＣＰＵ
の動作速度の高速化を図る上で障害となっていた。
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、演算処理と並行してゼ
ロ検出を行うことにより、ゼロ検出時間を短縮できる演
算装置を提供することにある。
れたものであって、その目的は、演算処理と並行してゼ
ロ検出を行うことにより、ゼロ検出時間を短縮できる演
算装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、第１及び第２の２進数を入力して加減算又は
論理演算を行う演算器と、第１及び第２の２進数を入力
し、演算器の演算結果がゼロになるかどうかを検出する
ゼロ検出器とを設けた構成とした。
するため、第１及び第２の２進数を入力して加減算又は
論理演算を行う演算器と、第１及び第２の２進数を入力
し、演算器の演算結果がゼロになるかどうかを検出する
ゼロ検出器とを設けた構成とした。
【０００７】
【作用】本発明によれば、演算器によって演算処理が行
われる。この演算結果がゼロになるかどうかの検出が演
算処理に並行してゼロ検出器により行われる。そのた
め、ゼロ検出時間が短縮化される。
われる。この演算結果がゼロになるかどうかの検出が演
算処理に並行してゼロ検出器により行われる。そのた
め、ゼロ検出時間が短縮化される。
【０００８】
【実施例】以下、本発明をＣＰＵにおける演算装置に具
体化した一実施例を図１〜図４に従って説明する。
体化した一実施例を図１〜図４に従って説明する。
【０００９】図１には本実施例の演算装置１が示されて
いる。演算装置１は演算器２、第１，第２のゼロ検出器
３，４、セレクタ５及びゼロフラグレジスタ６を備えて
いる。
いる。演算装置１は演算器２、第１，第２のゼロ検出器
３，４、セレクタ５及びゼロフラグレジスタ６を備えて
いる。
【００１０】演算器２はビットＡ１〜Ａ８（Ａ８が最上
位ビット）からなる２進数Ａを入力するとともに、ビッ
トＢ１〜Ｂ８（Ｂ８が最上位ビット）からなる２進数Ｂ
を入力する。演算器２は２進数Ａ，Ｂの各ビットの加算
または論理演算を行い、ビットＣ１〜Ｃ８（Ｃ８が最上
位ビット）からなる演算結果Ｃを出力する。
位ビット）からなる２進数Ａを入力するとともに、ビッ
トＢ１〜Ｂ８（Ｂ８が最上位ビット）からなる２進数Ｂ
を入力する。演算器２は２進数Ａ，Ｂの各ビットの加算
または論理演算を行い、ビットＣ１〜Ｃ８（Ｃ８が最上
位ビット）からなる演算結果Ｃを出力する。
【００１１】ゼロ検出器３は図６に示すゼロ検出器３３
と同様の構成である。ゼロ検出器３はビットＣ１〜Ｃ８
を入力し、演算結果Ｃがゼロであるかどうかを検出し、
その検出結果をセレクタ５に出力する。
と同様の構成である。ゼロ検出器３はビットＣ１〜Ｃ８
を入力し、演算結果Ｃがゼロであるかどうかを検出し、
その検出結果をセレクタ５に出力する。
【００１２】ゼロ検出器４は前記演算器２と並列に設け
られ、前記２進数Ａ，Ｂを入力する。検出器４は演算器
２の演算処理と並行して、２進数Ａ，Ｂに基づいて前記
演算結果Ｃがゼロであるかどうかを検出する。検出器４
はその検出結果をセレクタ５に出力する。
られ、前記２進数Ａ，Ｂを入力する。検出器４は演算器
２の演算処理と並行して、２進数Ａ，Ｂに基づいて前記
演算結果Ｃがゼロであるかどうかを検出する。検出器４
はその検出結果をセレクタ５に出力する。
【００１３】セレクタ５には外部から制御信号ＣＳＧが
入力されている。前記演算器２の演算処理が加減算のと
き、制御信号ＣＳＧは「１」となり、演算器２の演算処
理が論理演算又はシフト演算のとき、制御信号ＣＳＧは
「０」となる。制御信号ＣＳＧが「１」のとき、セレク
タ５は検出器４の検出結果をゼロフラグレジスタ６に格
納する。制御信号ＣＳＧが「０」のとき、セレクタ５は
検出器３の検出結果をゼロフラグレジスタ６に格納す
る。
入力されている。前記演算器２の演算処理が加減算のと
き、制御信号ＣＳＧは「１」となり、演算器２の演算処
理が論理演算又はシフト演算のとき、制御信号ＣＳＧは
「０」となる。制御信号ＣＳＧが「１」のとき、セレク
タ５は検出器４の検出結果をゼロフラグレジスタ６に格
納する。制御信号ＣＳＧが「０」のとき、セレクタ５は
検出器３の検出結果をゼロフラグレジスタ６に格納す
る。
【００１４】図２には前記ゼロ検出器４の詳細が示され
ている。ゼロ検出器４は、排他的論理和回路（以下、Ｅ
ＯＲ回路という）１１ａ１〜１１ａ８と、反転回路（以
下、ＮＯＴ回路という）１３ａ２〜１３ａ８，１５ａ２
〜１５ａ８と、否定論理和回路（以下、ＮＯＲ回路とい
う）１２ａ１〜１２ａ７と、セレクタ１４ａ２〜１４ａ
８と、オールゼロ検出回路１６とからなる。
ている。ゼロ検出器４は、排他的論理和回路（以下、Ｅ
ＯＲ回路という）１１ａ１〜１１ａ８と、反転回路（以
下、ＮＯＴ回路という）１３ａ２〜１３ａ８，１５ａ２
〜１５ａ８と、否定論理和回路（以下、ＮＯＲ回路とい
う）１２ａ１〜１２ａ７と、セレクタ１４ａ２〜１４ａ
８と、オールゼロ検出回路１６とからなる。
【００１５】ＥＯＲ回路１１ａ１は２進数Ａ，Ｂの最下
位桁のビットＡ１，Ｂ１をそれぞれ入力し、その論理演
算を行う。ＥＯＲ回路１１ａ１は演算結果Ｓ１をオール
ゼロ検出回路１６に出力する。図３に示すように、ＥＯ
Ｒ回路１１ａ１はＡＮＤ回路２０と、ＮＯＲ回路２１，
２２とからなる。ＡＮＤ回路２０にはビットＡ１，Ｂ１
が入力され、その出力はＮＯＲ回路２２の一方の入力端
子に出力されている。ＮＯＲ回路２１はＡＮＤ回路２０
と並列に接続されている。ＮＯＲ回路２１はビットＡ
１，Ｂ１を入力し、その出力はＮＯＲ回路２２の他方の
入力端子に出力されている。
位桁のビットＡ１，Ｂ１をそれぞれ入力し、その論理演
算を行う。ＥＯＲ回路１１ａ１は演算結果Ｓ１をオール
ゼロ検出回路１６に出力する。図３に示すように、ＥＯ
Ｒ回路１１ａ１はＡＮＤ回路２０と、ＮＯＲ回路２１，
２２とからなる。ＡＮＤ回路２０にはビットＡ１，Ｂ１
が入力され、その出力はＮＯＲ回路２２の一方の入力端
子に出力されている。ＮＯＲ回路２１はＡＮＤ回路２０
と並列に接続されている。ＮＯＲ回路２１はビットＡ
１，Ｂ１を入力し、その出力はＮＯＲ回路２２の他方の
入力端子に出力されている。
【００１６】従って、ビットＡ１，Ｂ１が共に「１」又
は共に「０」のとき、ＡＮＤ回路２０及びＮＯＲ回路２
１の出力はそれぞれ「１」，「０」となる。その結果、
ＮＯＲ回路２２の出力Ｓ１は「０」となる。また、ビッ
トＡ１，Ｂ１の一方が「０」で、他方が「１」のとき、
ＡＮＤ回路２０及びＮＯＲ回路２１の出力は共に「０」
となる。その結果、ＮＯＲ回路２２の出力Ｓ１は「１」
となる。
は共に「０」のとき、ＡＮＤ回路２０及びＮＯＲ回路２
１の出力はそれぞれ「１」，「０」となる。その結果、
ＮＯＲ回路２２の出力Ｓ１は「０」となる。また、ビッ
トＡ１，Ｂ１の一方が「０」で、他方が「１」のとき、
ＡＮＤ回路２０及びＮＯＲ回路２１の出力は共に「０」
となる。その結果、ＮＯＲ回路２２の出力Ｓ１は「１」
となる。
【００１７】ＥＯＲ回路１１ａ２〜１１ａ８はＥＯＲ回
路１１ａ１と同様に２進数Ａ，Ｂの同一桁のビットＡ
２，Ｂ２、Ａ３，Ｂ３、Ａ４，Ｂ４、Ａ５，Ｂ５、Ａ
６，Ｂ６、Ａ７，Ｂ７、Ａ８，Ｂ８をそれぞれ入力し、
その論理演算を行う。ＥＯＲ回路１１ａ２〜１１ａ８は
演算結果Ｓ２０，Ｓ３０，Ｓ４０，Ｓ５０，Ｓ６０，Ｓ
７０，Ｓ８０をセレクタ１４ａ２〜１４ａ８の入力端子
Ｂに出力する。
路１１ａ１と同様に２進数Ａ，Ｂの同一桁のビットＡ
２，Ｂ２、Ａ３，Ｂ３、Ａ４，Ｂ４、Ａ５，Ｂ５、Ａ
６，Ｂ６、Ａ７，Ｂ７、Ａ８，Ｂ８をそれぞれ入力し、
その論理演算を行う。ＥＯＲ回路１１ａ２〜１１ａ８は
演算結果Ｓ２０，Ｓ３０，Ｓ４０，Ｓ５０，Ｓ６０，Ｓ
７０，Ｓ８０をセレクタ１４ａ２〜１４ａ８の入力端子
Ｂに出力する。
【００１８】ＮＯＴ回路１３ａ２〜１３ａ８は前記ＥＯ
Ｒ回路１１ａ２〜１１ａ８の出力をそれぞれ入力し、反
転した信号バーＳ２０，バーＳ３０，バーＳ４０，バー
Ｓ５０，バーＳ６０，バーＳ７０，バーＳ８０をセレク
タ１４ａ２〜１４ａ８の入力端子Ｂにそれぞれ出力す
る。
Ｒ回路１１ａ２〜１１ａ８の出力をそれぞれ入力し、反
転した信号バーＳ２０，バーＳ３０，バーＳ４０，バー
Ｓ５０，バーＳ６０，バーＳ７０，バーＳ８０をセレク
タ１４ａ２〜１４ａ８の入力端子Ｂにそれぞれ出力す
る。
【００１９】ＮＯＲ回路１２ａ１〜１２ａ７は前記ＥＯ
Ｒ回路１１ａ１〜１１ａ７にそれぞれ並列に接続されて
いる。ＮＯＲ回路１２ａ１〜１２ａ７は２進数Ａ，Ｂの
同一桁のビットＡ１，Ｂ１、Ａ２，Ｂ２、Ａ３，Ｂ３、
Ａ４，Ｂ４、Ａ５，Ｂ５、Ａ６，Ｂ６、Ａ７，Ｂ７をそ
れぞれ入力し、その論理演算を行う。ＮＯＲ回路１２ａ
１〜１２ａ７はその演算結果を選択信号ＳＬ１〜ＳＬ７
としてセレクタ１４ａ２〜１４ａ８の制御端子Ｃにそれ
ぞれ出力する。
Ｒ回路１１ａ１〜１１ａ７にそれぞれ並列に接続されて
いる。ＮＯＲ回路１２ａ１〜１２ａ７は２進数Ａ，Ｂの
同一桁のビットＡ１，Ｂ１、Ａ２，Ｂ２、Ａ３，Ｂ３、
Ａ４，Ｂ４、Ａ５，Ｂ５、Ａ６，Ｂ６、Ａ７，Ｂ７をそ
れぞれ入力し、その論理演算を行う。ＮＯＲ回路１２ａ
１〜１２ａ７はその演算結果を選択信号ＳＬ１〜ＳＬ７
としてセレクタ１４ａ２〜１４ａ８の制御端子Ｃにそれ
ぞれ出力する。
【００２０】セレクタ１４ａ２は図４に示すようにＡＮ
Ｄ回路２３，２４とＯＲ回路２５とからなる。ＡＮＤ回
路２３は反転信号バーＳ２０を入力するとともに、選択
信号ＳＬ１を入力している。ＡＮＤ回路２４は信号Ｓ２
０を入力するとともに、選択信号ＳＬ１を反転入力端子
に入力している。ＯＲ回路２５はＡＮＤ回路２３，２４
の出力信号を入力している。従って、選択信号ＳＬ１が
「１」のときには、反転信号バーＳ２０がＡＮＤ回路２
３及びＯＲ回路２５を介して出力される。逆に、選択信
号ＳＬ１が「０」のときには、信号Ｓ２０がＡＮＤ回路
２４及びＯＲ回路２５を介して出力される。
Ｄ回路２３，２４とＯＲ回路２５とからなる。ＡＮＤ回
路２３は反転信号バーＳ２０を入力するとともに、選択
信号ＳＬ１を入力している。ＡＮＤ回路２４は信号Ｓ２
０を入力するとともに、選択信号ＳＬ１を反転入力端子
に入力している。ＯＲ回路２５はＡＮＤ回路２３，２４
の出力信号を入力している。従って、選択信号ＳＬ１が
「１」のときには、反転信号バーＳ２０がＡＮＤ回路２
３及びＯＲ回路２５を介して出力される。逆に、選択信
号ＳＬ１が「０」のときには、信号Ｓ２０がＡＮＤ回路
２４及びＯＲ回路２５を介して出力される。
【００２１】セレクタ１４ａ３〜１４ａ８は前記セレク
タ１４ａ２と同一の構成である。セレクタ１４ａ３〜１
４ａ８は選択信号ＳＬ２〜ＳＬ７が「１」の場合には反
転信号バーＳ３０，バーＳ４０，バーＳ５０，バーＳ６
０，バーＳ７０，バーＳ８０をそれぞれ選択して出力す
る。セレクタ１４ａ３〜１４ａ８は選択信号ＳＬ２〜Ｓ
Ｌ７が「０」の場合には信号Ｓ３０，Ｓ４０，Ｓ５０，
Ｓ６０，Ｓ７０，Ｓ８０を選択して出力する。
タ１４ａ２と同一の構成である。セレクタ１４ａ３〜１
４ａ８は選択信号ＳＬ２〜ＳＬ７が「１」の場合には反
転信号バーＳ３０，バーＳ４０，バーＳ５０，バーＳ６
０，バーＳ７０，バーＳ８０をそれぞれ選択して出力す
る。セレクタ１４ａ３〜１４ａ８は選択信号ＳＬ２〜Ｓ
Ｌ７が「０」の場合には信号Ｓ３０，Ｓ４０，Ｓ５０，
Ｓ６０，Ｓ７０，Ｓ８０を選択して出力する。
【００２２】ＮＯＴ回路１５ａ２〜１５ａ８は前記セレ
クタ１４ａ２〜１４ａ８の出力をそれぞれ入力し、反転
した信号を演算結果Ｓ２〜Ｓ８としてオールゼロ検出回
路１６に出力する。
クタ１４ａ２〜１４ａ８の出力をそれぞれ入力し、反転
した信号を演算結果Ｓ２〜Ｓ８としてオールゼロ検出回
路１６に出力する。
【００２３】オールゼロ検出回路１６は図６に示すゼロ
検出器３３と同様の構成である。オールゼロ検出回路１
６は演算結果ＣのビットＣ１〜Ｃ８に代えて、演算結果
Ｓ１〜Ｓ８を入力している点において前記ゼロ検出器３
３と異なっている。オールゼロ検出回路１６は演算結果
Ｓ１〜Ｓ８を入力し、すべての演算結果Ｓ１〜Ｓ８が
「０」であるかどうかを検出することによって、演算結
果Ｃがゼロであるかどうかを検出する。
検出器３３と同様の構成である。オールゼロ検出回路１
６は演算結果ＣのビットＣ１〜Ｃ８に代えて、演算結果
Ｓ１〜Ｓ８を入力している点において前記ゼロ検出器３
３と異なっている。オールゼロ検出回路１６は演算結果
Ｓ１〜Ｓ８を入力し、すべての演算結果Ｓ１〜Ｓ８が
「０」であるかどうかを検出することによって、演算結
果Ｃがゼロであるかどうかを検出する。
【００２４】さて、演算器２において２進数Ａ，Ｂの加
減算の結果がゼロであるためには、以下の表１に示され
る条件が必要となる。
減算の結果がゼロであるためには、以下の表１に示され
る条件が必要となる。
【００２５】
【表１】
【００２６】表１において、（１）の場合には、２進数
Ａ，Ｂのすべてのビットが「０」である。（２），
（３）の場合には、２進数Ｂは、２進数Ａの反転データ
に「１」を加算した値である。従って、２進数Ａ，Ｂの
ある同一桁のビットが共に「１」になっていると、２進
数Ａ，Ｂにおける当該ビットより下位のビットはすべて
「０」でなければならない。これと同時に、２進数Ａ，
Ｂにおける当該ビットより上位のビットは、いずれか一
方が「１」で、他方が「０」でなければならない。
Ａ，Ｂのすべてのビットが「０」である。（２），
（３）の場合には、２進数Ｂは、２進数Ａの反転データ
に「１」を加算した値である。従って、２進数Ａ，Ｂの
ある同一桁のビットが共に「１」になっていると、２進
数Ａ，Ｂにおける当該ビットより下位のビットはすべて
「０」でなければならない。これと同時に、２進数Ａ，
Ｂにおける当該ビットより上位のビットは、いずれか一
方が「１」で、他方が「０」でなければならない。
【００２７】従って、２進数Ａ，Ｂの同一桁のビット
は、以下の表２に示す論理で処理されることが必要とな
る。
は、以下の表２に示す論理で処理されることが必要とな
る。
【００２８】
【表２】
【００２９】例えば、２進数Ａ，Ｂとして表１の（３）
における「１０１０１０１０」と「０１０１０１１０」
とが入力される。このとき、演算器２における演算が２
進数Ａ，Ｂの加減算であると、制御信号ＣＳＧは「１」
となる。そのため、セレクタ５によりゼロ検出器４の検
出結果が選択されてゼロフラグレジスタ６に格納され
る。
における「１０１０１０１０」と「０１０１０１１０」
とが入力される。このとき、演算器２における演算が２
進数Ａ，Ｂの加減算であると、制御信号ＣＳＧは「１」
となる。そのため、セレクタ５によりゼロ検出器４の検
出結果が選択されてゼロフラグレジスタ６に格納され
る。
【００３０】まず、ビットＡ１，Ｂ１として「０」，
「０」がＥＯＲ回路１１ａ１及びＮＯＲ回路１２ａ１に
入力される。そのため、ＥＯＲ回路１１ａ１の演算結果
Ｓ１は「０」となり、ＮＯＲ回路１２ａ１の選択信号Ｓ
Ｌ１は「１」となる。
「０」がＥＯＲ回路１１ａ１及びＮＯＲ回路１２ａ１に
入力される。そのため、ＥＯＲ回路１１ａ１の演算結果
Ｓ１は「０」となり、ＮＯＲ回路１２ａ１の選択信号Ｓ
Ｌ１は「１」となる。
【００３１】ビットＡ２，Ｂ２として「１」，「１」が
ＥＯＲ回路１１ａ２に入力される。そのため、信号Ｓ２
０は「０」となり、反転信号バーＳ２０は「１」とな
る。このとき、選択信号ＳＬ１が「１」であるため、セ
レクタ１４ａ２により「１」である反転信号バーＳ２０
が選択されて出力される。反転信号バーＳ２０はＮＯＴ
回路１５ａ２により反転されるため、演算結果Ｓ２は
「０」となる。また、ビットＡ２，Ｂ２がそれぞれ
「１」，「１」であるため、選択信号ＳＬ２は「０」と
なる。
ＥＯＲ回路１１ａ２に入力される。そのため、信号Ｓ２
０は「０」となり、反転信号バーＳ２０は「１」とな
る。このとき、選択信号ＳＬ１が「１」であるため、セ
レクタ１４ａ２により「１」である反転信号バーＳ２０
が選択されて出力される。反転信号バーＳ２０はＮＯＴ
回路１５ａ２により反転されるため、演算結果Ｓ２は
「０」となる。また、ビットＡ２，Ｂ２がそれぞれ
「１」，「１」であるため、選択信号ＳＬ２は「０」と
なる。
【００３２】次に、ビットＡ３，Ｂ３として「０」，
「１」がＥＯＲ回路１１ａ３に入力される。そのため、
信号Ｓ３０は「１」となり、反転信号バーＳ３０は
「０」となる。このとき、選択信号ＳＬ２が「０」であ
るため、セレクタ１４ａ３により「１」である信号Ｓ３
０が選択されて出力される。信号Ｓ３０はＮＯＴ回路１
５ａ３により反転されるため、演算結果Ｓ３は「０」と
なる。また、ビットＡ３，Ｂ３がそれぞれ「０」，
「１」であるため、選択信号ＳＬ３は「０」となる。
「１」がＥＯＲ回路１１ａ３に入力される。そのため、
信号Ｓ３０は「１」となり、反転信号バーＳ３０は
「０」となる。このとき、選択信号ＳＬ２が「０」であ
るため、セレクタ１４ａ３により「１」である信号Ｓ３
０が選択されて出力される。信号Ｓ３０はＮＯＴ回路１
５ａ３により反転されるため、演算結果Ｓ３は「０」と
なる。また、ビットＡ３，Ｂ３がそれぞれ「０」，
「１」であるため、選択信号ＳＬ３は「０」となる。
【００３３】これ以降、ビットＡ４，Ｂ４〜最上位ビッ
トＡ８，Ｂ８までのそれぞれ同一桁のビットは、一方が
「０」で他方が「１」となり、ビットＡ３，Ｂ３と条件
が同一となる。そのため、セレクタ１４ａ４〜１４ａ８
の出力はすべて「１」となり、演算結果Ｓ４〜Ｓ８はす
べて「０」となる。
トＡ８，Ｂ８までのそれぞれ同一桁のビットは、一方が
「０」で他方が「１」となり、ビットＡ３，Ｂ３と条件
が同一となる。そのため、セレクタ１４ａ４〜１４ａ８
の出力はすべて「１」となり、演算結果Ｓ４〜Ｓ８はす
べて「０」となる。
【００３４】従って、オールゼロ検出回路１６の８ビッ
トの入力はすべて「０」となる。そのため、検出回路１
６の出力信号ＺＦは「１」となり、ゼロフラグレジスタ
６には演算結果Ｃがゼロであることを示す「１」が格納
される。
トの入力はすべて「０」となる。そのため、検出回路１
６の出力信号ＺＦは「１」となり、ゼロフラグレジスタ
６には演算結果Ｃがゼロであることを示す「１」が格納
される。
【００３５】また、２進数Ａ，Ｂが入力されたとき、演
算器２における演算が論理演算又はシフト演算である
と、制御信号ＣＳＧは「０」となる。そのため、セレク
タ５によりゼロ検出器３の検出結果が選択されてゼロフ
ラグレジスタ６に格納される。すなわち、論理演算又は
シフト演算に対する演算器２の動作速度が、加減算に対
するそれと比較して高速であるために、演算結果Ｃから
のゼロ検出が可能となる。
算器２における演算が論理演算又はシフト演算である
と、制御信号ＣＳＧは「０」となる。そのため、セレク
タ５によりゼロ検出器３の検出結果が選択されてゼロフ
ラグレジスタ６に格納される。すなわち、論理演算又は
シフト演算に対する演算器２の動作速度が、加減算に対
するそれと比較して高速であるために、演算結果Ｃから
のゼロ検出が可能となる。
【００３６】演算器２により２進数Ａ，Ｂの演算が実行
されて演算結果Ｃが出力されると、ゼロ検出器３は演算
器２の演算結果ＣのビットＣ１〜Ｃ８を入力し、この演
算結果Ｃがゼロであるかどうかを検出する。この検出結
果がゼロフラグレジスタ６に格納される。
されて演算結果Ｃが出力されると、ゼロ検出器３は演算
器２の演算結果ＣのビットＣ１〜Ｃ８を入力し、この演
算結果Ｃがゼロであるかどうかを検出する。この検出結
果がゼロフラグレジスタ６に格納される。
【００３７】このように、本実施例の演算装置１では、
演算器２が２進数Ａ，Ｂの加減算を実行している間に、
ゼロ検出器４が２進数Ａ，Ｂに基づいて演算結果Ｃがゼ
ロであるかどうかを検出する。そのため、ゼロ検出のた
めの時間を、演算器２の出力結果からゼロ検出を行うよ
りも短縮化でき、演算装置１を含むＣＰＵの動作速度を
高速化することができる。特に、近年のように、演算器
２が扱う２進数Ａ，Ｂのビット数が増加しても、ゼロ検
出のための時間を短縮化することができる。
演算器２が２進数Ａ，Ｂの加減算を実行している間に、
ゼロ検出器４が２進数Ａ，Ｂに基づいて演算結果Ｃがゼ
ロであるかどうかを検出する。そのため、ゼロ検出のた
めの時間を、演算器２の出力結果からゼロ検出を行うよ
りも短縮化でき、演算装置１を含むＣＰＵの動作速度を
高速化することができる。特に、近年のように、演算器
２が扱う２進数Ａ，Ｂのビット数が増加しても、ゼロ検
出のための時間を短縮化することができる。
【００３８】なお、セレクタは図５に示すように、トラ
ンジスタにより構成してもよい。セレクタ２６はＮＭＯ
ＳトランジスタＴ１及びＰＭＯＳトランジスタＴ２より
なるトランスミッションゲートと、ＮＭＯＳトランジス
タＴ３及びＰＭＯＳトランジスタＴ４よりなるトランス
ミッションゲートと、ＮＯＴ回路２７とで構成されてい
る。トランジスタＴ１，Ｔ４のゲートには前記選択信号
ＳＬ１が入力され、トランジスタＴ２，Ｔ３のゲートに
はＮＯＴ回路２７を介して選択信号ＳＬ１の反転信号が
入力されている。トランジスタＴ１，Ｔ２よりなるトラ
ンスミッションゲートには前記反転信号バーＳ２０が入
力され、トランジスタＴ３，Ｔ４よりなるトランスミッ
ションゲートには前記信号Ｓ２０が入力されている。両
トランスミッションゲートは出力側において接続されて
いる。
ンジスタにより構成してもよい。セレクタ２６はＮＭＯ
ＳトランジスタＴ１及びＰＭＯＳトランジスタＴ２より
なるトランスミッションゲートと、ＮＭＯＳトランジス
タＴ３及びＰＭＯＳトランジスタＴ４よりなるトランス
ミッションゲートと、ＮＯＴ回路２７とで構成されてい
る。トランジスタＴ１，Ｔ４のゲートには前記選択信号
ＳＬ１が入力され、トランジスタＴ２，Ｔ３のゲートに
はＮＯＴ回路２７を介して選択信号ＳＬ１の反転信号が
入力されている。トランジスタＴ１，Ｔ２よりなるトラ
ンスミッションゲートには前記反転信号バーＳ２０が入
力され、トランジスタＴ３，Ｔ４よりなるトランスミッ
ションゲートには前記信号Ｓ２０が入力されている。両
トランスミッションゲートは出力側において接続されて
いる。
【００３９】従って、選択信号ＳＬ１が「１」のときに
は、トランジスタＴ１，Ｔ２がオンし、セレクタ２６か
ら反転信号バーＳ２０が出力される。逆に、選択信号Ｓ
Ｌ１が「０」のときには、トランジスタＴ３，Ｔ４がオ
ンし、セレクタ２６から信号Ｓ２０が出力される。
は、トランジスタＴ１，Ｔ２がオンし、セレクタ２６か
ら反転信号バーＳ２０が出力される。逆に、選択信号Ｓ
Ｌ１が「０」のときには、トランジスタＴ３，Ｔ４がオ
ンし、セレクタ２６から信号Ｓ２０が出力される。
【００４０】この実施例では４つのトランジスタＴ１〜
Ｔ４とＮＯＴ回路２７とでセレクタを構成でき、セレク
タの小型化を図ることができる。
Ｔ４とＮＯＴ回路２７とでセレクタを構成でき、セレク
タの小型化を図ることができる。
【００４１】
【発明の効果】以上詳述したように、本発明によれば、
演算処理と並行してゼロ検出を行うことにより、ゼロ検
出時間を短縮化できる優れた効果がある。
演算処理と並行してゼロ検出を行うことにより、ゼロ検
出時間を短縮化できる優れた効果がある。
【図１】本発明を具体化した一実施例の演算装置を示す
ブロック図である。
ブロック図である。
【図２】図１のゼロ検出回路を示す論理回路図である。
【図３】図２のＥＯＲ回路の詳細を示す論理回路図であ
る。
る。
【図４】図２のセレクタを示す論理回路図である。
【図５】トランジスタで構成した別のセレクタを示す回
路図である。
路図である。
【図６】従来の演算装置を示すブロック図である。
【図７】図６のゼロ検出回路を示す論理回路図である。
２ 演算器 ４ ゼロ検出器 １１ａ１〜１１ａ８ 排他的論理和回路 １３ａ２〜１３ａ８ 反転回路 １２ａ１〜１２ａ７ 否定論理和回路 １４ａ２〜１４ａ８ セレクタ １６ オールゼロ検出回路 Ａ 第１の２進数 Ｂ 第２の２進数 Ｃ 演算結果
Claims (3)
- 【請求項１】 第１及び第２の２進数（Ａ，Ｂ）を入力
して加減算を行う演算器（２）と、 前記第１及び第２の２進数（Ａ，Ｂ）を入力し、前記演
算器（２）の演算結果（Ｃ）がゼロになるかどうかを検
出するゼロ検出器（４）とを備えることを特徴とする演
算装置。 - 【請求項２】 前記ゼロ検出器（４）は、 前記第１及び第２の２進数（Ａ，Ｂ）の同一桁のビット
を入力して論理演算を行う複数の排他的論理和回路（１
１ａ１〜１１ａ８）と、 前記複数の排他的論理和回路（１１ａ２〜１１ａ８）の
出力をそれぞれ入力して反転した信号を出力する複数の
反転回路（１３ａ２〜１３ａ８）と、 前記第１及び第２の２進数（Ａ，Ｂ）の同一桁のビット
を入力して論理演算を行う複数の否定論理和回路（１２
ａ１〜１２ａ７）と、 前記各排他的論理和回路（１１ａ２〜１１ａ８）の出力
を入力するとともに、当該排他的論理和回路（１１ａ２
〜１１ａ８）に対応する反転回路（１３ａ２〜１３ａ
８）の出力を入力し、当該ビットの一桁下位のビットに
対応する否定論理和回路（１２ａ１〜１２ａ７）の出力
が論理壱であるときには反転回路の出力を選択し、出力
が論理零であるときには排他的論理和回路の出力を選択
して出力する複数のセレクタ（１４ａ２〜１４ａ８）
と、 前記すべてのセレクタ（１４ａ２〜１４ａ８）の出力が
論理零であるかどうかを判定することによって前記演算
結果（Ｃ）がゼロであることを検出するオールゼロ検出
回路（１６）とを備えることを特徴とする請求項１に記
載の演算装置。 - 【請求項３】 前記セレクタは、前記第１の２進数
（Ａ）のビットと前記否定論理和回路の出力とを入力す
る第１のＡＮＤ回路（２３）と、 前記第２の２進数（Ｂ）のビットと前記否定論理和回路
の反転出力とを入力する第２のＡＮＤ回路（２４）と、 前記第１及び第２のＡＮＤ回路（２３，２４）の出力を
入力するＯＲ回路（２５）とからなることを特徴とする
請求項１又は２に記載の演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330872A JPH07191831A (ja) | 1993-12-27 | 1993-12-27 | 演算装置 |
| US08/309,142 US5561619A (en) | 1993-12-27 | 1994-09-20 | Arithmetic logic unit provided with combinational circuit and zero value detector connected in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330872A JPH07191831A (ja) | 1993-12-27 | 1993-12-27 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191831A true JPH07191831A (ja) | 1995-07-28 |
Family
ID=18237461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330872A Withdrawn JPH07191831A (ja) | 1993-12-27 | 1993-12-27 | 演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5561619A (ja) |
| JP (1) | JPH07191831A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2293469A (en) * | 1994-09-22 | 1996-03-27 | Secr Defence | Error detection in arithmetic circuit. |
| US5798958A (en) * | 1996-06-05 | 1998-08-25 | Samsung Electronics Co., Ltd. | Zero detect for binary sum |
| US6018757A (en) * | 1996-08-08 | 2000-01-25 | Samsung Electronics Company, Ltd. | Zero detect for binary difference |
| JPH1091441A (ja) * | 1996-09-13 | 1998-04-10 | Sanyo Electric Co Ltd | プログラム実行方法およびその方法を利用した装置 |
| US5862066A (en) * | 1997-05-01 | 1999-01-19 | Hewlett-Packard Company | Methods and apparatus for fast check of floating point zero or negative zero |
| US5978825A (en) * | 1997-11-14 | 1999-11-02 | Crystal Semiconductor Corp. | Zero detection circuitry and methods |
| US6108678A (en) * | 1998-05-05 | 2000-08-22 | Mentor Graphics Corporation | Method and apparatus to detect a floating point mantissa of all zeros or all ones |
| GB2342729B (en) * | 1998-06-10 | 2003-03-12 | Lsi Logic Corp | Zero detection in digital processing |
| US7047272B2 (en) * | 1998-10-06 | 2006-05-16 | Texas Instruments Incorporated | Rounding mechanisms in processors |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US6976158B2 (en) | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US7007172B2 (en) | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US6985986B2 (en) | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US7020788B2 (en) | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US6934728B2 (en) | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US6937084B2 (en) | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US7467178B2 (en) | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US6975679B2 (en) | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US20020184566A1 (en) | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6952711B2 (en) | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US20060184603A1 (en) * | 2005-02-11 | 2006-08-17 | Trong Son D | Zero detect in partial sums while adding |
| US8015230B2 (en) * | 2007-06-08 | 2011-09-06 | Apple Inc. | Fast modular zero sum and ones sum determination |
| US10790829B2 (en) | 2018-09-27 | 2020-09-29 | Intel Corporation | Logic circuits with simultaneous dual function capability |
| CN111384944B (zh) * | 2018-12-28 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 全加器、半加器、数据处理方法、芯片及电子设备 |
| US10715144B2 (en) | 2019-06-06 | 2020-07-14 | Intel Corporation | Logic circuits with augmented arithmetic densities |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983382A (en) * | 1975-06-02 | 1976-09-28 | International Business Machines Corporation | Adder with fast detection of sum equal to zeroes or radix minus one |
| US4815019A (en) * | 1987-02-26 | 1989-03-21 | Texas Instruments Incorporated | Fast ALU equals zero circuit |
| US4947359A (en) * | 1988-02-17 | 1990-08-07 | International Business Machines Corporation | Apparatus and method for prediction of zero arithmetic/logic results |
| JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
| US5367477A (en) * | 1993-11-29 | 1994-11-22 | Motorola, Inc. | Method and apparatus for performing parallel zero detection in a data processing system |
-
1993
- 1993-12-27 JP JP5330872A patent/JPH07191831A/ja not_active Withdrawn
-
1994
- 1994-09-20 US US08/309,142 patent/US5561619A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5561619A (en) | 1996-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |