JPH0290509A

JPH0290509A - 半導体装置の製造方法

Info

Publication number: JPH0290509A
Application number: JP63243440A
Authority: JP
Inventors: Katsuji Mabuchi; 勝司馬渕
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-09-27
Filing date: 1988-09-27
Publication date: 1990-03-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はメサ構造を有する１ヒ合物半導体装置（例えば
メス電界効果トランジスタ即ちＭＥＳＦＥＴ）などの半
導体装置の製造方法に関する。

（０）従来の技術化合部半導体（例えばＧａＡｓ半導体）を用いて形成さ
れるＭＥＳＦＥＴはマイクロ波領域で動作する増巾器や
発振器などに利用されており、このＭＥＳＦＥＴはゲー
ト電極がメサ台部上に、該メサ台部上のソース電極とド
レイン電極との間に精度良く、１〜０．２５μｍ程度の
幅（ゲート長）で形成される必要がある。このＭＥＳＦ
ＥＴの特性の良否はゲート電極のゲート長がなるべく小
さくかつその幅が一定であるかどうかによって大きく影
響されるからである。

第５図はこの種ＭＥＳＦＥＴの従来の製造方法による中
間工程を説明するもので、第５図ａは平面図、第５図す
はａのｖｂ−ｖｂ部分の断面図である。

同図において、（５１）は半導体基板、（５２）はこの
半導体基板のメサ部、（５３）はソース電極、（５４）
はドレイン電極、（５５）はこれらの上に被覆されたレ
ジスト層でおる。（５６）はこのレジスト層（５５）を
選択的に露光させる窓（５７）を有するマスクである。

このマスク（５６）はメサ部（５２）上のレジスト層の
領域（Ａ領域）には密着性良く配置されるが、このメサ
部に隣接する部分上のレジスト層の領域（Ｂ領域）に対
してはメサ部の高さに対応するスペースが空いて配置さ
れる。このマスク（５６）を使って窓（５７）に対向す
る部分のレジスト層（５５ａ）を露光（５８）で露出さ
せ、その後この露出部分を現像液を使ってＢ領域のレジ
スト層が除去されるまで現像処理を実行させると、傾向
として、Ａ領域のレジスト層に隣接するレジスト層（未
露出部分）が過剰現像されてしまう。これは、上記スペ
ースの存在によるマスクの密着性の悪さによってこのＢ
領域の現像速度がＡ領域に比べて遅くなる、逆に言うと
、同じ現像処理ではＡ領域の現像が速く進行するためと
考えられる。この傾向は、ゲート電極（５９）のゲート
長の拡大をもたらし、ＭＥＳＦＥＴの特性劣化をもたら
すことになる。

この問題点を解決する方法として、ゲート電極のメサ部
とメサ周辺部に対応するレジスト層の露光をそれぞれ異
なる露光量で個別に行いそして同時に現像処理をする方
法が提案されている（特開昭６２−２９１１８２号公報
参照）。

（ハ）発明が解決しようとする課題この従来技術ではゲート電極のメサ部とメサ周辺部を異
なる露光量で個別に露光するため２枚のマスクを用いて
順次露光処理を行なう必要があるが、これらのマスクの
位置調整をウェハ上のマークを用いて間接的に行なうよ
うにせざるを得す位置合せの正確さが精度良くは保証さ
れないという問題があった。また、露光量を多くした部
分が過剰現像となりやすく、もし過剰現像となると、パ
ターン寸法が大きくなったり、除去部分（二隣接するレ
ジスト層の半導体基板に対する密着性が低下デして次のエラチン工程でのオーバーエツチングの八原因となるという問題点がある。

尚、マスクのレジスト層への密着性の不足に基づく上述
の弊害を除去するため、レジスト層が面一となるように
形成して、上記公報に示されている技術を適用すること
が考えられるが、この場合であってもパッド部分のレジ
スト層が厚くなるなめ、この暑いレジスト層とメサ部上
の薄いレジスト層とを同じ現像条件で除去しようとする
と、厚いレジスト）Ｆ４の露光量を著しく増加させる必
要があり、過剰露光による上述の弊害が解消されないこ
とになる。

本発明はこのような課題に鑑みなされたもので、難視像
領域のレジスト層も易現像領域のレジスト層もともに同
様に現像処理をすることができる半導体装置の製造方法
を提供しようとするものである。

（：）課題を解決するための手段本発明は、半導体基板上のレジスト層のうち難視像領域
について先ず第１の露光・現像処理を実行し、その後、
この第１の露光・現像処理で形成された難視像領域の凹
部を目安にして第２の露光・現像処理を実行し、もって
、難視像領域のレジスト層も易現像領域のレジスト層も
ともに同様に現像処理させるものである。

ＭＥＳＦＥＴにおいて、易現像領域のレジスト層はメサ
部上のレジスト層であり、−万難現像領域のレジスト層
はこのメサ部に隣接するメサ周辺部上のレジスト層であ
る。このメサ周辺部上のレジスト層は、その厚さが、メ
サ部上のレジストＪｐＪと同じ場合であっても、或いは
レジスト層がメサ部上及びメサ周辺部上で面一となるよ
うにメサ部上に比べて厚く形成されている場合であって
も、ともに、メサ部上のレジスト層に比べて難視像領域
とされている。

（１作　用レジスト層のうち難視像領域について第１の露光・現像
処理を実行し、その後で、この第１現像によるパターン
を目安にして第２の露光現像処理を実行するようにして
いるので、つまり第２の露光処理におけるマスクの位置
合せを前記パターンを確認して直接的に行なうことがで
きる。また、第１の露光・現像処理を適宜設定すること
により、第２現像処理時に、難及び易現像領域のレジス
ト層をともに同条件で除去することができるようにでき
、パターン寸法が変化したり、レジスト層の半導体基板
に対する密着性が害なわれるおそれがない。

（へ）実施例本発明の半導体装置の製造方法を、半導体装置が化合物
半導体（Ｇ　ａ　Ａ　ｓ　）のＭＥＳＦＥＴであるもの
として以下図面に従い説明する。第１図ないし第４図は
本発明方法の製造工程を示すもので、各図ａに平面を、
ｂに同断面を表わしである。半導体基板（１）はＧａＡ
ｓ半導体ベース（２）の上にエピタキシャル成長技術に
よって２〜３μｍ程度のバッファ層（３）と、その上に
不純物濃度が１×１０　／ｃｆｆｉ３で厚さ５０００人
の活性層（４）とを形成し、その後、メサ部（５）を残
すように基板表面側から２μｍ程度堀込みを形成して構
成されている。この半導体基板（１）のメサ部（５）上
に。

ソース電極（６）とドレイン電極（７）とが各電極間に
ゲート電極を形成しうるように所定の間隔（８）を設け
るように形成されている。各７Ｅ１６）（７）はメサ部
（５）に隣接するメサ周辺部に設けたソース電極用パッ
ド部（９）、トレイン電極用パッド部（１０）に電気的
に接続されるようにされている。

このようなソース電極とドレイン電極を有する半導体基
板（１）上に、東京応化製レジスト（ＯＥＢＲ−１００
０Ｍ、４００ＣＰ）を回転数５００ｒｐｍで５秒間スピ
ンコードし、１７０’Ｃのオーブンで３０分間ベークし
て、表面が路面−なレジスト層（Ｉｌｌを形成する。こ
のレジスト層（ｉｌｌはその膜厚がメサ部上で８０００
人程度とされている。このようにレジスト層の膜厚が薄
いメサ部上の領域はこのメサ部に隣接するメサ周辺部上
の膜厚が厚いレジスト層の領域に比べて同一現像処理で
はより早い現像が達成されるので、ここでは前者の領域
を易現像領域、後者の領域を難視像領域と呼ぶ。尚、こ
のような難・易現像領域は、本実施例とは異なる構成で
あるが、レジスト層の厚さがメサ部」二とメサ周辺部上
とで略同じであっても」二連の理由で生じる。

このように半導体基板＋１１上にレジスト層（１１）を
形成したあと、第１図に示すように、レジスト層（１１
）の難視像領域（１２）に対向する部分に開口（１３）
を有するマスク（１４）を使って、露光（１５）をこの
マスクに垂面に付与してレジスト層の難視像顕域を露光
処理（第１露光処理）する。露光条件は５０ｍＷの遠紫
外線く波長２５０ｎｍ）を２分間照射する。このように
第１露光処理を施した半導体基板を２０°Ｃに設定した
レジスト現像液（ＤＥＢＲ現像液）に３分間浸漬してレ
ジスト層（Ｉｌｌの難視像領域に凹部（Ｉ６）を形成す
る（第２図参照）。

次に、半導体基板＜１＋を、リンス処理を省略して、Ｎ
２ブローによって乾燥させ、第２露光・現像処理に導入
させる。すなわち、第３図に示すように５レジスト層（
１１）の易現像領域（１７）に対向する部分に開口（１
８）を有するマスク（１９）を使って、露光（２０）を
このマスク（１９）に垂直に付与してレジスト層（１１
）の易現像領域を露光処理（第２露光処理）する。露光
条件は第１Ｒ光処理と同じである。このように第２露光
処理を施した半導体基板を２０℃に設定したレジスト現
像液（ＯＥＩ３Ｒ現像液）に８分間浸漬して、レジス１
−ＪＰ１（Ｉｌｌの易現像領域のものと、レジスト層の
難視１象領域の四部（１６）下のものとを除去する。リ
ンス処理はＩＰ、Ａ（インブロピルアルコール）にて３
０秒行い、Ｎ２ブローにて乾燥する。第１１図は第２現
渫処理後の半導体基板を示すもので、メサ台部（５）と
これに隣接するメサ周辺部に連続する開口部（２１）が
レジスト層（Ｉｌｌに形成されている。このあと、必要
に応じて、メサ台部（５）上の半導体装置にリセス講を
形成し、その後、ゲート電極用金属を蒸着し、リフトオ
フ技術で上記開口部（２１）内の金属層を残して他の金
属層をレジスト層と共に除去し、ゲート電極とゲート電
極用パッドを形成する。

本発明は上記実施例に限らず、レジスト層の開口すべき
領域内に難現像領域と易現像領域を有するレジスト層が
半導体基板上に形成されるものに適用できるものである
９（ト）発明の効果本発明方法ではレジスト層の難現像領域と易現像領域と
をともに適切に現像処理することができ、従来方法のよ
うにゲート電極部のレジスト層が過剰現像されてゲート
長が大きくなってしまうという問題点を解消することが
てきる。本発明方法によって形成されるＭＥＳＦＥＴの
ゲート長は０．４μｍ程度に規定することができ、かか
るＭＥＳＦＥＴを使用する増幅器の雑音指数（ＮＦ）は
１．１ｄＢ程度に改善することができる。尚、従来方法
におけるゲート長及び雑音指数はそれぞれ０．５μｍ、
１．１１〜１．３ｄＢ程度である。

また、本発明方法ではゲート電極用パッド部分について
も適度な露光と現像を行なえるので、形成されるパター
ン寸法が正確であるばかりでなく、上記パッド部分に隣
接するレジスト層の半導体基板に対する密着性が低下す
るおそれがない。

更に、第２露光処理において使用するマスクは第１現像
処理によって形成されている凹部を確認してセットする
ことができるので、精度の高いアライメントが可能であ
る。

更に、本発明方法は必要に応じて第１露光・現像処理を
複数回に分けて行なうことができ、複雑な段差（複数の
段差）を有するものの上に形成しているレジスト層に対
しても適切な現像処理を行なうことができる。

【図面の簡単な説明】

第１図ａ、ｂないし第４図ａ、ｂは本発明の一実施例方
法による半導体製造装置の製造工程を示す平面図、およ
び各図ｂ−ｂ断面図である。第５図ａ、ｂは従来方法に
よる中間品の平面図、およびｖｂ−ｖｂ断面図である。

Claims

【特許請求の範囲】１、半導体基板上にレジスト層を形成する工程と、少な
くとも一度このレジスト層の、レジストが現像されにく
い難現像領域について、該難現像領域のレジスト層をそ
の深さ方向に部分的に除去するように第１露光処理と第
１現像処理を実行する工程と、前記レジスト層の、レジ
ストが現像されやすい易現像領域について第２露光処理
を実行し、前記レジスト層の前記難現像領域の残余のレ
ジスト層とともに、前記易現像領域のレジスト層を除去
する第２現像処理を実行する工程とを含むことを特徴と
する半導体装置の製造方法。２、前記半導体装置はメサ構造のメス（ＭＥＳ）電解効
果トランジスタであり、前記レジスト層は前記、メサ構
造のメサ台部からメサ周辺部に一体のものであり、該レ
ジスト層は前記メサ台部上に易現像領域を有し前記メサ
周辺部上に難現像領域を有することを特徴とする請求項
１記載の半導体装置の製造方法。３、前記レジスト層形成工程では、前記メサ台部上の易
現像領域と前記メサ周辺部上の難現像領域とで、前記レ
ジスト層が実質的に面一に構成されていることを特徴と
する請求項２記載の半導体装置の製造方法。