JPH04125938A - 電界効果半導体装置およびその製造方法 - Google Patents
電界効果半導体装置およびその製造方法Info
- Publication number
- JPH04125938A JPH04125938A JP2246079A JP24607990A JPH04125938A JP H04125938 A JPH04125938 A JP H04125938A JP 2246079 A JP2246079 A JP 2246079A JP 24607990 A JP24607990 A JP 24607990A JP H04125938 A JPH04125938 A JP H04125938A
- Authority
- JP
- Japan
- Prior art keywords
- resist film
- active layer
- gate
- line
- space
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電界効果半導体装置、特に、ゲート電極の構造に特徴を
有するショットキゲート型電界効果半導体装置およびそ
の製造方法に関し、 ゲート容量を低減し、高速動作が可能で、低雑音特性を
有する電界効果半導体装置を提供すること、および、そ
れに適した製造方法を提供することを目的とし、 半絶縁性基板と、この上に形成された活性層と、この活
性層上に相対向して形成されたソース電極およびドレイ
ン電極と、このソース電極とドレイン電極の間の活性層
上にショットキ接触して形成されたゲート電極とからな
る電界効果半導体装置において、ゲート電極の活性層と
ショットキ接触する部分が、少なくとも有効ゲート幅内
の一部においてライン・アンド・スペース状またはドッ
ト・アンド・スペース状であるように構成した。
有するショットキゲート型電界効果半導体装置およびそ
の製造方法に関し、 ゲート容量を低減し、高速動作が可能で、低雑音特性を
有する電界効果半導体装置を提供すること、および、そ
れに適した製造方法を提供することを目的とし、 半絶縁性基板と、この上に形成された活性層と、この活
性層上に相対向して形成されたソース電極およびドレイ
ン電極と、このソース電極とドレイン電極の間の活性層
上にショットキ接触して形成されたゲート電極とからな
る電界効果半導体装置において、ゲート電極の活性層と
ショットキ接触する部分が、少なくとも有効ゲート幅内
の一部においてライン・アンド・スペース状またはドッ
ト・アンド・スペース状であるように構成した。
また、半絶縁性基板上に活性層を形成する工程と、この
活性層の上に相対向してソース電極とドレイン電極を形
成する工程と、ゲート電極の直下に相当する領域の、少
な（とも有効ゲート幅内の一部に、ゲート長以上の長さ
のライン・アンド・スペース状またはドット・アンド・
スペース状の第１のレジスト膜を形成する工程と、この
ライン・アンド・スペース状またはドット・アンド・ス
ペース状の第１のレジスト膜の上に、このラインまたは
ドツトと交わる開口を有する第２のレジスト膜を形成す
る工程と、この開口を通してゲート電極材料を堆積する
工程と、第２レジスト膜と第２レジスト膜を除去する工
程を含むように構成した。
活性層の上に相対向してソース電極とドレイン電極を形
成する工程と、ゲート電極の直下に相当する領域の、少
な（とも有効ゲート幅内の一部に、ゲート長以上の長さ
のライン・アンド・スペース状またはドット・アンド・
スペース状の第１のレジスト膜を形成する工程と、この
ライン・アンド・スペース状またはドット・アンド・ス
ペース状の第１のレジスト膜の上に、このラインまたは
ドツトと交わる開口を有する第２のレジスト膜を形成す
る工程と、この開口を通してゲート電極材料を堆積する
工程と、第２レジスト膜と第２レジスト膜を除去する工
程を含むように構成した。
本発明は、電界効果半導体装置、特に、ゲート電極の構
造に特徴を有するショットキゲート型電界効果半導体装
置およびその製造方法に関するものである。
造に特徴を有するショットキゲート型電界効果半導体装
置およびその製造方法に関するものである。
［従来の技術］
本発明の説明に先立って、従来のショットキゲート型電
界効果トランジスタの一例の製造方法およびその構造を
説明する。
界効果トランジスタの一例の製造方法およびその構造を
説明する。
第２図は、従来のショットキゲート型電界効果トランジ
スタの一例の製造工程図である。
スタの一例の製造工程図である。
この図において、２１はＣｒａＡｓ半絶縁性基板、２２
はｎ型ＧａＡｓ活性層、２３は素子間分離領域、２４は
ソース電極、２５はドレイン電極、２６はショットキ型
ゲート電極を示している。
はｎ型ＧａＡｓ活性層、２３は素子間分離領域、２４は
ソース電極、２５はドレイン電極、２６はショットキ型
ゲート電極を示している。
このショットキゲート型電界効果トランジスタの主な製
造工程はつぎのとおりである。
造工程はつぎのとおりである。
第１工程（第２図（ａ）参照）
ＧａＡｓ半絶縁性基板２１上に、ｎ型ＧａＡｓ層をエピ
タキシャル成長してｎ型ＧａＡｓ活性層２２を形成する
。
タキシャル成長してｎ型ＧａＡｓ活性層２２を形成する
。
ついで、素子領域を囲むようにイオンを枠状に注入して
、ｎ型ＧａＡｓ活性層２２とＧａＡｓ半絶縁性基板２１
に欠陥層を形成して、素子間分離領域２３を形成する。
、ｎ型ＧａＡｓ活性層２２とＧａＡｓ半絶縁性基板２１
に欠陥層を形成して、素子間分離領域２３を形成する。
第２工程（第２図（ｂ）参照）
ｎ型ＧａＡｓ活性層２２の上に、この活性層と抵抗接触
するソース電極２４とドレイン電極２５を相対向して形
成する。
するソース電極２４とドレイン電極２５を相対向して形
成する。
第３工程（第２図（ｃ）参照）
ｎ型ＣａＡｓ活性層２２の上の、ソース電極２４とドレ
イン電極２５の間の一部をリセスエッチングして凹部を
形成し、この凹部においてｎ型ＧａＡｓ活性層２２とシ
ョットキ接触するゲート電極２６を形成する。
イン電極２５の間の一部をリセスエッチングして凹部を
形成し、この凹部においてｎ型ＧａＡｓ活性層２２とシ
ョットキ接触するゲート電極２６を形成する。
上記の製造工程を経て、ＧａＡｓ半絶縁性基板２１上に
形成されたｎ型ＧａＡｓ活性層２２の、素子間分離領域
２３で囲まれた素子領域に、ｎ型ＧａＡｓ活性層２２と
抵抗接触したソース電極２４とドレイン電極２５と、そ
の全面がｎ型ＣａＡｓ活性層２２と接触したショットキ
ゲート電極２６を有する構造のショットキゲート型電界
効果トランジスタが形成される。
形成されたｎ型ＧａＡｓ活性層２２の、素子間分離領域
２３で囲まれた素子領域に、ｎ型ＧａＡｓ活性層２２と
抵抗接触したソース電極２４とドレイン電極２５と、そ
の全面がｎ型ＣａＡｓ活性層２２と接触したショットキ
ゲート電極２６を有する構造のショットキゲート型電界
効果トランジスタが形成される。
〔発明が解決しようとする課題］
電界効果トランジスタ等の電界効果半導体装置を高速で
動作させることを可能にする要因として、ゲート長の短
縮、直列抵抗の低減、寄生容量の低減、ゲート抵抗の低
減、キャリア移動度の向上環が考えられ、それぞれの要
因を改善することが試みられている。
動作させることを可能にする要因として、ゲート長の短
縮、直列抵抗の低減、寄生容量の低減、ゲート抵抗の低
減、キャリア移動度の向上環が考えられ、それぞれの要
因を改善することが試みられている。
このうち、ゲート長の短縮によって高速動作を向上する
試みについては、近年、ゲート長が０゜１〜０．２５μ
ｍと著しく微細化されており、さらにこれ以上の微細化
をおしすすめることは困難である。
試みについては、近年、ゲート長が０゜１〜０．２５μ
ｍと著しく微細化されており、さらにこれ以上の微細化
をおしすすめることは困難である。
また、ゲート容量を低減する試みについては、ゲート容
量が、ゲート長とゲート幅、キャリア濃度に依存して必
然的に決まるが、ゲート長の短縮には前述のように制約
があり、ゲート幅を狭くすることやキャリア濃度を低く
することにも、望まれる特性との関係で自ずから限界が
ある。
量が、ゲート長とゲート幅、キャリア濃度に依存して必
然的に決まるが、ゲート長の短縮には前述のように制約
があり、ゲート幅を狭くすることやキャリア濃度を低く
することにも、望まれる特性との関係で自ずから限界が
ある。
したがって、ゲート容量をより低減することは、従来の
ゲート構造によっては困難であり、新たなゲート構造を
開発することが必要となる。
ゲート構造によっては困難であり、新たなゲート構造を
開発することが必要となる。
本発明は、この事情に鑑み、新規なゲート構造を採用す
ることによってゲート容量を低減し、高速動作が可能で
、低雑音特性を存する電界効果半導体装置を提供するこ
と、および、それに適した製造方法を提供することを目
的とする。
ることによってゲート容量を低減し、高速動作が可能で
、低雑音特性を存する電界効果半導体装置を提供するこ
と、および、それに適した製造方法を提供することを目
的とする。
本発明にかかる、半絶縁性基板と、この上に形成された
活性層と、この活性層上に相対向して形成されたソース
電極およびドレイン電極と、このソース電極とドレイン
電極の間の活性層上にショットキ接触して形成されたゲ
ート電極とからなる電界効果半導体装置においては、ゲ
ート電極の活性層とショットキ接触する部分が、少なく
とも有効ゲート幅内の一部においてライン・アンド・ス
ペース状またはドット・アンド・スペース状である構成
を採用した。
活性層と、この活性層上に相対向して形成されたソース
電極およびドレイン電極と、このソース電極とドレイン
電極の間の活性層上にショットキ接触して形成されたゲ
ート電極とからなる電界効果半導体装置においては、ゲ
ート電極の活性層とショットキ接触する部分が、少なく
とも有効ゲート幅内の一部においてライン・アンド・ス
ペース状またはドット・アンド・スペース状である構成
を採用した。
また、本発明にかかる電界効果半導体装置の製造方法に
おいては、半絶縁性基板上に活性層を形成する工程と、
この活性層の上に相対向してソース電極とドレイン電極
を形成する工程と、ゲート電極の直下に相当する領域の
、少なくとも有効ゲート幅内の一部に、ゲート長以上の
長さのライン・アンド・スペース状またはドット・アン
ド・スペース状の第１のレジスト膜を形成する工程と、
このライン・アンド・スペース状またはドット・アンド
・スペース状の第１のレジスト膜の上に、このラインま
たはドツトと交わる開口を有する第２のレジスト膜を形
成する工程と、この開口を通してゲート電極材料を堆積
する工程と、第２レジスト膜と第２レジスト膜を除去す
る工程を採用した。
おいては、半絶縁性基板上に活性層を形成する工程と、
この活性層の上に相対向してソース電極とドレイン電極
を形成する工程と、ゲート電極の直下に相当する領域の
、少なくとも有効ゲート幅内の一部に、ゲート長以上の
長さのライン・アンド・スペース状またはドット・アン
ド・スペース状の第１のレジスト膜を形成する工程と、
このライン・アンド・スペース状またはドット・アンド
・スペース状の第１のレジスト膜の上に、このラインま
たはドツトと交わる開口を有する第２のレジスト膜を形
成する工程と、この開口を通してゲート電極材料を堆積
する工程と、第２レジスト膜と第２レジスト膜を除去す
る工程を採用した。
〔作用］
前記のように、ゲート電極と活性層との間のショットキ
接触部分をライン・アンド・スペース状、または、ドッ
ト・アンド・スペース状にして、その実際の接触部分の
面積を、従来のようにゲートの全面において活性層と接
触する場合の１０〜５０％と大幅に低減することにより
、ゲート・ソース間容量を、それと同程度の１０〜５０
％低減することができる。
接触部分をライン・アンド・スペース状、または、ドッ
ト・アンド・スペース状にして、その実際の接触部分の
面積を、従来のようにゲートの全面において活性層と接
触する場合の１０〜５０％と大幅に低減することにより
、ゲート・ソース間容量を、それと同程度の１０〜５０
％低減することができる。
このように、ゲート・ソース間容量を低減することによ
って、この種の半導体装置の動作を高速度化することが
可能となり、また、チャネル雑音がゲート容量を介して
ゲートに帰還されることによる雑音を低減することがで
きる。
って、この種の半導体装置の動作を高速度化することが
可能となり、また、チャネル雑音がゲート容量を介して
ゲートに帰還されることによる雑音を低減することがで
きる。
〔実施例］
以下、本発明にかかる電界効果半導体装置の製造方法を
図面に基づいて説明する。
図面に基づいて説明する。
第１図は、本発明の電界効果半導体装置の一実施例の製
造方法の工程図である。
造方法の工程図である。
この図において、１はＧａＡｓ半絶縁性基板、２はｎ型
ＧａＡｓ活性層、３は素子間分離領域、４はソース電極
、５はドレイン電極、６はライン・アンド・スペース状
のネガレジスト膜、７はゲートパターン開口を有するポ
ジレジスト膜、８はリセスエッチング部、９はゲート電
極材料、１゜はゲート電極である。
ＧａＡｓ活性層、３は素子間分離領域、４はソース電極
、５はドレイン電極、６はライン・アンド・スペース状
のネガレジスト膜、７はゲートパターン開口を有するポ
ジレジスト膜、８はリセスエッチング部、９はゲート電
極材料、１゜はゲート電極である。
本発明の電界効果半導体装置の一実施例の製造方法をこ
の工程図にそって説明する。
の工程図にそって説明する。
第１工程（第１図（ａ）参照）
ＧａＡｓ半絶縁性基板１上に、ｎ型Ｇ ａ Ａ ｓの活
性層２をエピタキシャル成長法によって形成し、素子領
域を取り囲む枠状領域に酸素をイオン注入して素子間分
離領域３を形成する。
性層２をエピタキシャル成長法によって形成し、素子領
域を取り囲む枠状領域に酸素をイオン注入して素子間分
離領域３を形成する。
この素子間分離領域は、メサエッチングによる空気分離
等従来知られている技術を適宜用いることができる。
等従来知られている技術を適宜用いることができる。
第２工程（第１図（ｂ）参照）
素子間分離領域３で囲まれたｎ型ＧａＡｓ活性層２の両
端に、この活性層と抵抗接触するＡｕＣ。
端に、この活性層と抵抗接触するＡｕＣ。
ｅ ／ Ａ ｕのソース電極４とドレイン電極５を相対
向して形成する。
向して形成する。
第３工程（第１図（ｃ）参照）
ソース電極４とトルイン電極５の間のｎ型Ｇａ、へＳ活
性層２の領域に、第１のレジスト膜として例えばネガ［
・シフ、ト膜（ＳＡＬ６０１−ＥＲ７Ｒ７シブ１）を全
面に塗布し、これを選択的に露光ｊ７、現像して、ライ
ンの長さが、ソース電極４とトレイン電極５を結ぶ方向
のゲート長（後に第６エ程で形成する６）以上の長さで
、少なくともソ・−スミ極４とドレイン電極５を結ぶ方
向と直角の方向の少なくとも有効ゲート幅内に、ライン
とスヘ＝ ｘ ノＩＩが各０．１μｍ程度のライン・ア
ンド・スペース状のネガレジスト膜６を形成する。
性層２の領域に、第１のレジスト膜として例えばネガ［
・シフ、ト膜（ＳＡＬ６０１−ＥＲ７Ｒ７シブ１）を全
面に塗布し、これを選択的に露光ｊ７、現像して、ライ
ンの長さが、ソース電極４とトレイン電極５を結ぶ方向
のゲート長（後に第６エ程で形成する６）以上の長さで
、少なくともソ・−スミ極４とドレイン電極５を結ぶ方
向と直角の方向の少なくとも有効ゲート幅内に、ライン
とスヘ＝ ｘ ノＩＩが各０．１μｍ程度のライン・ア
ンド・スペース状のネガレジスト膜６を形成する。
第４工程（第１図（ｄ）参照）
第３工程で形成したライン・アンド・スペース状のネガ
レジスト膜６を含む全面に、第２のレジスト膜として、
例えばポジレジスト膜（ＺＣ’ＭＲ１００日本ゼオン）
を塗布し、これを選択的に露光、現像して、ネガレジス
ト膜６のラインと交差するゲートパターンの開口を有す
るポジレジスト膜７を形成する。
レジスト膜６を含む全面に、第２のレジスト膜として、
例えばポジレジスト膜（ＺＣ’ＭＲ１００日本ゼオン）
を塗布し、これを選択的に露光、現像して、ネガレジス
ト膜６のラインと交差するゲートパターンの開口を有す
るポジレジスト膜７を形成する。
Ａ−Ａ’断面図とＢ−Ｂ’断面図で示されているように
１、ネガレジスト膜６が存在する場所では開口はその表
面で止まり、ネガレジスト膜６が存在しない場所では開
口はｎ型ＧａＡｓ活性層の表面まで達している。
１、ネガレジスト膜６が存在する場所では開口はその表
面で止まり、ネガレジスト膜６が存在しない場所では開
口はｎ型ＧａＡｓ活性層の表面まで達している。
第５工程（第１図（ｅ）参照）
このボジレジスｌ−Ｍｌ、 ７をマスクにして、その開
口内のｎ型ＧａＡｓ活性層２の表面をエツチングして１
、リセスエッチング部８を形成する。
口内のｎ型ＧａＡｓ活性層２の表面をエツチングして１
、リセスエッチング部８を形成する。
このリセスエッチングによって、チャネル層の厚さを最
適値に設定し、リセスエッチングしない厚いｎ型Ｇ ａ
Ａ、 Ｓ活性層２の電気抵抗を低（保って直列抵抗を
低減する。
適値に設定し、リセスエッチングしない厚いｎ型Ｇ ａ
Ａ、 Ｓ活性層２の電気抵抗を低（保って直列抵抗を
低減する。
第６エ程（第１図（ｆ）参照）
酸化性雰囲気を含まない高真空中で、ポジレジスト膜７
の開口を含む全面にショットキゲート電極材料９である
Ａｌを蒸着する。
の開口を含む全面にショットキゲート電極材料９である
Ａｌを蒸着する。
Ａ−Ａ“断面図とＢ−Ｂ’断面図にみられるように、ネ
ガレジスト膜６が存在する場所ではショットキゲート電
極材料９はその表面で止まり、ネガレジスト膜６が存在
しない場所ではｎ型ＧａＡｓ活性層２の表面のりセスエ
ツチング部８に接触している。
ガレジスト膜６が存在する場所ではショットキゲート電
極材料９はその表面で止まり、ネガレジスト膜６が存在
しない場所ではｎ型ＧａＡｓ活性層２の表面のりセスエ
ツチング部８に接触している。
第７エ程（第１図（ｇ）参照）
残存していたネガレジスト膜６とポジレジスト膜７を除
去する。
去する。
この際、第２のレジスト膜７上に形成されていたゲート
電極材料９はリフトオフされ、ネガレジスト膜６のライ
ン部は、ゲート電極１０の長さが０．５μｍ程度と狭い
ため、その両側の開口から溶出する。
電極材料９はリフトオフされ、ネガレジスト膜６のライ
ン部は、ゲート電極１０の長さが０．５μｍ程度と狭い
ため、その両側の開口から溶出する。
このリフトオフによって形成されたゲート電極１０は、
ライン・アンド・スペース状パターンの、スペース部に
おいてｎ型ＧａＡｓ活性層２とショットキ接触し、ライ
ン部においては、この活性層２との間に間隔を保った構
造を有しており、ライン部に相当する面積骨だけ容量が
低減する。
ライン・アンド・スペース状パターンの、スペース部に
おいてｎ型ＧａＡｓ活性層２とショットキ接触し、ライ
ン部においては、この活性層２との間に間隔を保った構
造を有しており、ライン部に相当する面積骨だけ容量が
低減する。
上記の実施例において使用できる材料の例を示すとつぎ
のとおりである。
のとおりである。
ネガレジスト ５ＡＬ６０１−ＥＲ７
その現像液 ＴＨＭＡ （テトラヒドラメチルアンモ
ニウム）等の有機アルカ リ系現像液 ポジレジスト ＺＣＭＲ１００ ０ＥＢＲ−１０００ その現像液 メチルイソブチルケトン系現像液 リフトオフ用溶剤 剥離液５０２東京応化上記の実施例
においては、ゲート電極がライン・アンド・スペース状
のパターンであるとして説明したが、このラインの長さ
を短縮した形のドット・アンド・スペース状のパターン
であっても同様の効果を奏する。
ニウム）等の有機アルカ リ系現像液 ポジレジスト ＺＣＭＲ１００ ０ＥＢＲ−１０００ その現像液 メチルイソブチルケトン系現像液 リフトオフ用溶剤 剥離液５０２東京応化上記の実施例
においては、ゲート電極がライン・アンド・スペース状
のパターンであるとして説明したが、このラインの長さ
を短縮した形のドット・アンド・スペース状のパターン
であっても同様の効果を奏する。
また、上記の実施例においては、有効ゲート幅の全域に
わたってライン・アンド・スペース状のパターンを形成
する場合を図示しているが、有効ゲート幅内の一部にラ
イン・アンド・スペース状のパターンを形成しても、そ
のスペースの面積に見合う効果を生じる。
わたってライン・アンド・スペース状のパターンを形成
する場合を図示しているが、有効ゲート幅内の一部にラ
イン・アンド・スペース状のパターンを形成しても、そ
のスペースの面積に見合う効果を生じる。
また、ネガレジスト膜は、現像された後は、その上に塗
布されるポジレジスト膜にも、その現像液にも溶解しな
い安定な性質を有するため、上記の実施例においては、
第１のレジスト膜６として、ネガレジストを、第２のレ
ジスト膜７としてポジレジストを使用したが、材料の特
性と工程との関係で、レジスト膜と現像液を適宜選択す
ることもできる。
布されるポジレジスト膜にも、その現像液にも溶解しな
い安定な性質を有するため、上記の実施例においては、
第１のレジスト膜６として、ネガレジストを、第２のレ
ジスト膜７としてポジレジストを使用したが、材料の特
性と工程との関係で、レジスト膜と現像液を適宜選択す
ることもできる。
そしてまた、上記の実施例は、本発明を電界効果トラン
ジスタに適用した例であるが、ヘテロ接合界面に蓄積さ
れた移動度の高い電子を利用した電界効果型トランジス
タであるＨＥＭＴに適用すると、さらに高速化した動作
を実現することができる。
ジスタに適用した例であるが、ヘテロ接合界面に蓄積さ
れた移動度の高い電子を利用した電界効果型トランジス
タであるＨＥＭＴに適用すると、さらに高速化した動作
を実現することができる。
本発明による電界効果半導体装置においては、ゲート長
０．２５μｍ程度の電界効果トランジスタについて比較
すると、ゲート・ソース間容量を１０〜５０％程度低減
することができるため、遮断周波数（ｒｔ ）が１０〜
５０％向上し、より高速での動作が可能になる。
０．２５μｍ程度の電界効果トランジスタについて比較
すると、ゲート・ソース間容量を１０〜５０％程度低減
することができるため、遮断周波数（ｒｔ ）が１０〜
５０％向上し、より高速での動作が可能になる。
また、ゲート・ソース間容量が低減されるため、この容
量を介してゲートに帰還されるチャネル雑音を低減でき
るから、雑音特性の向上を図ることができる。
量を介してゲートに帰還されるチャネル雑音を低減でき
るから、雑音特性の向上を図ることができる。
また、第１のレジスト膜と第２のり、−シスト膜を用い
てゲート電極材料９を形成した後、不必要なゲート電極
材料をリフトオフによって一挙に除去する方法を採用し
たため、製造工程数を低減することができる。
てゲート電極材料９を形成した後、不必要なゲート電極
材料をリフトオフによって一挙に除去する方法を採用し
たため、製造工程数を低減することができる。
そして、この第１のレジスト膜としてネガレジスト膜を
、また、第２のレジスト膜としてポジレジスト膜を用い
ると、第１のレジスト膜を現像した後に、第２のレジス
ト膜を塗布する際、および、これを現像する際に、第１
のレジスＩｉが熔解して１．レジストパターンが劣化す
るのを防ぐことができる。
、また、第２のレジスト膜としてポジレジスト膜を用い
ると、第１のレジスト膜を現像した後に、第２のレジス
ト膜を塗布する際、および、これを現像する際に、第１
のレジスＩｉが熔解して１．レジストパターンが劣化す
るのを防ぐことができる。
第１図は、本発明の電界効果半導体装置の一実施例の製
造工程図、第２図は従来のショットキゲート電界効果ト
ランジスタの一例の製造工程図である。 １−−−Ｃａ Ａ ｓ半絶縁性基板、２−ｎ型ＧａＡｓ
活性層、３−素子間分離領域、４−ソース電極、５・−
ドレイン電極、６− ラインアンドスペース状のネガレ
ジスト膜、７−ゲードパターン開口を有するポジレジス
ト膜、８− リセスエッチング、９ゲート電極材料、１
０−ゲート電極 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
造工程図、第２図は従来のショットキゲート電界効果ト
ランジスタの一例の製造工程図である。 １−−−Ｃａ Ａ ｓ半絶縁性基板、２−ｎ型ＧａＡｓ
活性層、３−素子間分離領域、４−ソース電極、５・−
ドレイン電極、６− ラインアンドスペース状のネガレ
ジスト膜、７−ゲードパターン開口を有するポジレジス
ト膜、８− リセスエッチング、９ゲート電極材料、１
０−ゲート電極 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
Claims (3)
- （１）、半絶縁性基板と、この上に形成された活性層と
、この活性層上に相対向して形成されたソース電極およ
びドレイン電極と、このソース電極とドレイン電極の間
の活性層上にショットキ接触して形成されたゲート電極
とからなる電界効果半導体装置において、ゲート電極の
活性層とショットキ接触する部分が、少なくとも有効ゲ
ート幅内の一部においてライン・アンド・スペース状ま
たはドット・アンド・スペース状に形成されていること
を特徴とする電界効果半導体装置。 - （２）、半絶縁性基板上に活性層を形成する工程と、こ
の活性層の上に相対向してソース電極とドレイン電極を
形成する工程と、ゲート電極の直下に相当する領域の、
少なくとも有効ゲート幅内の一部に、ゲート長以上の長
さのライン・アンド・スペース状またはドット・アンド
・スペース状の第１のレジスト膜を形成する工程と、こ
のライン・アンド・スペース状またはドット・アンド・
スペース状の第１のレジスト膜の上に、このラインまた
はドットと交わる開口を有する第２のレジスト膜を形成
する工程と、この開口を通してゲート電極材料を堆積す
る工程と、第１レジスト膜と第２レジスト膜を除去する
工程とを含むことを特徴とする電界効果半導体装置の製
造方法。 - （３）、請求項２記載の電界効果半導体装置の製造方法
において、第１のレジスト膜がネガレジスト膜であり、
第２のレジスト膜がポジレジスト膜であることを特徴と
する電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246079A JPH04125938A (ja) | 1990-09-18 | 1990-09-18 | 電界効果半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246079A JPH04125938A (ja) | 1990-09-18 | 1990-09-18 | 電界効果半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125938A true JPH04125938A (ja) | 1992-04-27 |
Family
ID=17143169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246079A Pending JPH04125938A (ja) | 1990-09-18 | 1990-09-18 | 電界効果半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643811A (en) * | 1993-01-07 | 1997-07-01 | Fujitsu Limited | Method of making field effect transistor for high-frequency operation |
| KR100243361B1 (ko) * | 1996-09-11 | 2000-03-02 | 다니구찌 이찌로오 | 반도체 장치의 제조방법 |
-
1990
- 1990-09-18 JP JP2246079A patent/JPH04125938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643811A (en) * | 1993-01-07 | 1997-07-01 | Fujitsu Limited | Method of making field effect transistor for high-frequency operation |
| KR100243361B1 (ko) * | 1996-09-11 | 2000-03-02 | 다니구찌 이찌로오 | 반도체 장치의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5587328A (en) | Method for manufacturing semiconductor device | |
| JPH1140578A (ja) | 半導体装置及びその製造方法 | |
| JPH04125938A (ja) | 電界効果半導体装置およびその製造方法 | |
| JP2912635B2 (ja) | 半導体装置 | |
| JPH06112226A (ja) | 半導体装置の製造方法 | |
| JP2664527B2 (ja) | 半導体装置 | |
| JPH0793318B2 (ja) | 半導体装置の製造方法 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0434822B2 (ja) | ||
| JP3106747B2 (ja) | 化合物半導体ｆｅｔの製造方法 | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| US5177026A (en) | Method for producing a compound semiconductor MIS FET | |
| JPS6124265A (ja) | 半導体装置の製造方法 | |
| JP3064559B2 (ja) | 高電子移動度トランジスタの製造方法 | |
| JPS61265870A (ja) | 電界効果トランジスタの製造方法 | |
| JP2906856B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR100244002B1 (ko) | 화합물 반도체 장치의 제조 방법 | |
| JPH04186640A (ja) | 半導体装置の製造方法 | |
| JPH0774184A (ja) | ショットキーゲート型電界効果トランジスタの製造方法 | |
| JPH04212428A (ja) | 半導体装置の製造方法 | |
| JPS6265462A (ja) | ヘテロ接合バイポ−ラ半導体装置の製造方法 | |
| JPS62190773A (ja) | 電界効果トランジスタとその製造方法 | |
| JPH04163923A (ja) | 電界効果半導体装置の製造方法 | |
| JPH02191345A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59172776A (ja) | 半導体装置の製造方法 |